集成電路和計算機系統(tǒng)的發(fā)展對低功耗的要求越來越高。本文探討了低功率電路和系統(tǒng)的發(fā)展趨勢，分析了功耗產(chǎn)生的主要原因以及與成本的關系，并提出了幾種實現(xiàn)低功率的方案。

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Integrated System Design

如今,集成電路和計算機系統(tǒng)正變得越來越復雜。為了適應這一變化，設計師需要在主要設計參數(shù)表中考慮功耗的要求。低功率邏輯電路的標準被定義為每一級門電路功耗小于1.3uW/MHz，而在模擬電路中被定義為小于5mW。最終用戶認為，低功率系統(tǒng)應該滿足低功耗的要求。

對于總體系統(tǒng)設計來說，功耗在設計中的地位已變得越來越重要，這是電子工業(yè)發(fā)展的必然趨勢。電子工業(yè)發(fā)展總的趨勢是提供更小、更輕和功能更強大的最終產(chǎn)品。目前許多產(chǎn)品領域中還出現(xiàn)了無線和便攜式的要求，從功率觀點看設計任務將變得更加艱巨。電池供電產(chǎn)品性能的目標，就是單個或一組充電電池能維持設備連續(xù)幾天的工作，比如現(xiàn)已廣泛應用的Walkman單放機或蜂窩電話。

另外，對低功耗方面的新要求正在被環(huán)境保護組織明文寫進“綠色”電腦規(guī)格書中。所有政府部門采購的臺式電腦必須符合功耗要求，即任何一臺處于睡眠狀態(tài)電腦的功耗不得超過30W。VLSI技術公司移動產(chǎn)品部銷售經(jīng)理Barta指出，臺式電腦有向“深綠色”電腦發(fā)展的趨勢。這些機器將掛起所有操作直到被相關激勵信號喚醒后才進入正常運行模式，這類似于膝上型電腦的節(jié)電模式。

ARPA(美國國防部高級研究計劃署)正在對低功率電子領域作深入研究，以期開發(fā)出一種主流技術，使新一代電子系統(tǒng)的功耗遠遠低于現(xiàn)有系統(tǒng)的功耗。他們感到有必要綜合利用先進材料、器件、電路結構、電源管理等各個領域中的先進技術，這對于移動計算和通信系統(tǒng)來說尤其重要，因為這兩個領域涉及大量的混合信號處理、無線頻率子系統(tǒng)和直流源電路的高效功率轉(zhuǎn)換與分布系統(tǒng)。

隨著每隔幾年電路密度的成倍增大，要在更小的封裝尺寸內(nèi)實現(xiàn)更高的功率密度，難度越來越大，許多設計者也了解到,越來越高的互連密度和日趨精細的PCB布線會帶來一系列問題。LSI邏輯公司ASIC市場部副總裁Koc說，對于一個100MHz、200k門數(shù)的芯片，正常工作時的功耗可能會達到30到40W，這么大的功率已經(jīng)遠遠超過了封裝的散熱能力。系統(tǒng)中由功耗引起的熱量密度與封裝限制問題給設計者帶來了更大的挑戰(zhàn)，因為高溫工作會給集成電路帶來可靠性和功能性問題。許多可靠性計算故障模型都是以熱系數(shù)為指數(shù)的函數(shù)，與溫度有關的這些故障模型包括工作器件故障以及電流密度、金屬互連故障。

低功率應用

在電池供電模式下，一些便攜式電腦工作時間可達6個小時以上。由于受便攜式電腦的實際尺寸和重量限制，不允許加風扇或其它冷卻器，也限制了電池的大小和重量，因此增加電池尺寸延長電池工作時間的做法是不可行的。

低功率系統(tǒng)的另一個例子是蜂窩電話，它們能將用于系統(tǒng)控制的微處理器、模擬電路、數(shù)字電路和RF電路一起集成到很小的封裝中，電池在充電一次后，能在“接收、待機”模式下工作一整天，并可以有一小時的通話時間。

一般來說，低功率系統(tǒng)必須面對與低功耗有關的額外性能限制，而現(xiàn)在系統(tǒng)設計都將功耗作為其中的一項重要性能指標。半導體工藝和電路結構的發(fā)展為元器件性能帶來巨大進步，同時也帶來功耗問題。許多情況下要平衡性能與功耗的關系非常困難，但利用適當?shù)墓β士刂品椒ɑ騽?chuàng)新性設計可以獲得多種解決方案。

降低供電電壓會產(chǎn)生兩種副作用。首先，電路工作電壓越低，則速度越慢。如果其它因素都保持不變的話，會減小電容充放電的電流或負載驅(qū)動電流。其次，較低的電壓將導致較低的輸出功率或較低的信號幅度，這會產(chǎn)生噪聲和信號衰減問題。

產(chǎn)生功耗的原因

整體的功耗取決于諸多因素，如基底技術、封裝密度、外部環(huán)境、產(chǎn)品性能和供電電壓。在實際應用中，往往速度越高功耗越大。

電阻上消耗的功率表示為I²R，它通常由負載器件和寄生元件產(chǎn)生。不管采用何種技術都會或多或少地存在這方面的功耗，在電阻性負載電路如模擬電路中更是如此。當采用深亞微米技術時，電路中的導線(金屬導線)和層間寄生電阻會產(chǎn)生靜態(tài)阻抗功耗，在動態(tài)功耗中也要消耗一定的電流。

有源器件的正常工作模式可用一條轉(zhuǎn)移曲線和某些I-V特性來描述，如圖1所示，工作點電壓與電流的乘積是功率的函數(shù)，適用于全部有源器件。該乘積是一個靜態(tài)值，對無源和有源器件來說，它包含了漏電流和偏置電流。

在CMOS電路中，理想情況下，I-V轉(zhuǎn)移曲線是一個瞬態(tài)函數(shù)，當I-V轉(zhuǎn)移曲線跨越門限時，從一個狀態(tài)轉(zhuǎn)移到另一個狀態(tài)不消耗功率。但在實際應用中，轉(zhuǎn)移曲線并不是理想的方形，因此每次狀態(tài)轉(zhuǎn)移時都會有大的(潛在性)開關電流。理論上看，在狀態(tài)轉(zhuǎn)移過程最壞情況下，具有零內(nèi)阻的開關器件會在電源與地之間形成直接短路的現(xiàn)象。

在CMOS電路中，最大的功耗來自于內(nèi)部和外部電容的充放電，通常用W/Hz來表示每個門電路的功耗。據(jù)此，就可以計算后級的門或輸出負載(包括電路封裝和PCB導線)的電容充放電所需的功率。峰值電流I=C(V/T)，V約等于CMOS電路的電源電壓，T是上升或下降沿時間，C是后級負載電容，因此峰值電流通常都比較大。平均開關功率P=C(V)²F，此時C是指輸出端的負載電容，V是供電電壓，F(xiàn)則是開關頻率。

功耗的系統(tǒng)成本

系統(tǒng)功率越大，所需要的電源電壓也越高，成本也就更昂貴，由此產(chǎn)生的影響涉及到電源總線、板上旁路電容、母板布線、電源線濾波器甚至電源電纜和熔絲等。另外，較大的供電電源需要更多的空間，因此可能會影響到系統(tǒng)的總體封裝。

電池尺寸、重量和成本取決于系統(tǒng)對整體功率的要求以及每次充電所要求的工作時間。一般情況下，電池越大成本越高。備份電池和充電器在尺寸與重量方面可能與原設備相當，因此會嚴重影響設備的便攜性。

供電可以用“美元/W”來表示成本。系統(tǒng)整體功率要求得越低，在電源方面開銷就越少。同時小型電源產(chǎn)品占用空間小，自身功率消耗得也較少，因此會對系統(tǒng)整體功耗有益。

小型電子系統(tǒng)的熱量管理要求許多不同的功能，但也許不容易做到。因為，系統(tǒng)可能沒有足夠的空間或電力來放置冷卻元件，而一些系統(tǒng)也許不能容忍冷卻元件引起的噪聲以及電子噪聲。封裝外形的限制也可能迫使所有產(chǎn)熱元件集中在一個小塊區(qū)域，這樣會加重散熱問題，當一個發(fā)熱的塑料外殼電子設備置于膝上時，用戶可能會感到不舒適。為了進行散熱而使設備敞開運行對在線操作(line-operated)系統(tǒng)來說也是不允許的，對銷往歐洲的系統(tǒng)尤其如此。

其它問題包括風扇與另外一些散熱元件的成本，當需要加速空氣流通時成本也會相應增加；散熱器與排熱管有助于熱源熱量的散發(fā)，但仍需將熱量從系統(tǒng)中排除出去。

低成本的塑料封裝不能適應高集成度IC的高功率特性要求，這迫使其采用具有熱量管理功能的昂貴封裝或其它更復雜的冷卻系統(tǒng)。

低功率電路的實現(xiàn)方案

IC工業(yè)正尋求多種途徑來滿足低功率系統(tǒng)要求，其中一個途徑是將數(shù)字器件的工作電壓從5V變?yōu)?.3V，將模擬器件的電源電壓從±15V變?yōu)?V單電源。這些改變歸功于先進的硅片技術與電路結構。Atmel公司市場部副總裁Katz說，未來數(shù)字芯片工作電壓的發(fā)展趨勢將是2.5V、1.8V甚至更低的電壓，它們均是0.9V(電池電壓的最低極限)的倍數(shù)。器件的復雜度、更高的工作頻率和器件物理性質(zhì)將共同促進這一發(fā)展趨勢，屆時亞微米幾何尺寸的更小型器件所具有的較薄氧化層將難以承受更高的電源電壓。

ASIC廠商為滿足低功率系統(tǒng)要求，還會采取在產(chǎn)品中增加3V內(nèi)核單元和宏的方法。這些產(chǎn)品經(jīng)過優(yōu)化能同時工作在3V或5V電源下，并具有相同的性能指標，利用特殊的接口單元，它們?nèi)员Ａ粲?V電源接口。據(jù)AT&T貝爾實驗室的Harrington說，影響供電電壓快速更新?lián)Q代的最大障礙在于，現(xiàn)有的大量系統(tǒng)都采用5V電源，這些系統(tǒng)要求產(chǎn)品保留與其它5V(TTL)接口的后向兼容性。

此外，在系統(tǒng)設計中，粗略評估速度，并在可能的情況下適當改變元件的選擇，也可以降低功率。

下列方案可供選擇：

1. 降低工作電壓。當電壓從5V降低為3V時功耗將減少60%。

2. 采用智能電源。在系統(tǒng)中增加適當?shù)闹悄茴A測、檢測，并僅在需要時才對系統(tǒng)供電。許多膝上型電腦及其電源管理就具有這種特殊的機制，只給需要工作的電路加電，并在不必要時降低時鐘速率。

3. 采用較低的時鐘速率。由于CMOS電路中功率是開關頻率的函數(shù)，因此較低的時鐘速率下器件的功耗也較小。

4. 對輸入信號作出限制。在模擬電路(包括A/D轉(zhuǎn)換器)中，限制輸入信號的帶寬有助于減少對高速電路的要求，如果有可能降低A/D轉(zhuǎn)換器的速率,也能減少功耗。

5. 對I/O進行設置，使它只在工作時消耗功率。但從不工作狀態(tài)到工作狀態(tài)的轉(zhuǎn)換需要較長的時間，另外一個副作用是可能產(chǎn)生與輸出電路有關的額外漏電流，使輸出電壓降至電源的一半，并使其它輸出電路處于很高的漏電交叉工作區(qū)域。

6. 擴大輸出范圍。對于許多ASIC來說，設計輸出電路僅用于驅(qū)動一個標準IC。通過重新調(diào)整電路使其足以驅(qū)動封裝和板上的寄生元件，并留出風扇負載的安全余量，這樣可以減小輸出電路尺寸和功率。

7. 改用其它技術。BiCMOS電路綜合了CMOS器件和雙極性器件的優(yōu)點，它是工藝復雜性更高以及成本更高的最佳折衷方案。GaAs器件也能滿足較低功耗和較高速度的要求，適用于那些以速度為主要設計目標的高價系統(tǒng)。

半導體制造商正在開發(fā)新的設計技術以滿足特殊功率要求，同時仍保證電路的性能指標要求。摩托羅拉半導體公司應用工程師Pivot說，最終的目標是電路工作電壓小于1V，最后的極限值將取決于決定器件最小尺寸的器件工藝水平。低功率電路仍是人們需要深入調(diào)查研究的對象，在提高性能的同時降低功耗將是他們努力實現(xiàn)的目標。

系統(tǒng)設計者必須具備在有限的功率指標下實現(xiàn)更高電路性能的能力，另外還要滿足基本的系統(tǒng)性能指標要求、成本目標和上市時間要求。不過，設計者仍需要仔細分析系統(tǒng)中所有部件的功率情況。用于優(yōu)化功耗設計的新工具和新技術有助于改善設計環(huán)境，并使設計者的工作更加輕松。

作者簡介：

R.T.“Tets”Maniwa擁有加利弗尼亞大學的BSEE學位。