置數(shù)和翻轉(zhuǎn)之間有先后關(guān)系，即須先置數(shù)后翻轉(zhuǎn)。如表3所示，分析兩個(gè)BCD碼各位特點(diǎn)，可知兩者D7D6D3D0位均為1，D1位均為0，而D5D4D2位不同，如圖5，D5D4D2位由狀態(tài)電平S來控制，當(dāng)為I狀態(tài)時(shí)，計(jì)數(shù)器的預(yù)置的數(shù)為D5=0，D4=D2=1，而為J狀態(tài)時(shí)，計(jì)數(shù)器的預(yù)置的數(shù)為D5=1，D4=D2=0，根據(jù)74190的功能，將2片74190的MAX／MIN引出，通過與非門，分別連在高位和低位的LDN置數(shù)端，通過分析可知，當(dāng)計(jì)數(shù)器從01減到00時(shí)候，高低位的MAX／MIN均為高電平，經(jīng)過與非門以后為低電平，74190被置數(shù)，其置數(shù)值由狀態(tài)S來決定，S是由LDN端信號(hào)經(jīng)

過一個(gè)T’觸發(fā)器決定的，即LDN信號(hào)每置數(shù)一次，S翻轉(zhuǎn)1次，從而區(qū)分16和22狀態(tài)。按這個(gè)結(jié)構(gòu)，可分別置數(shù)16和22，使其實(shí)現(xiàn)自翻轉(zhuǎn)。

圖5為狀態(tài)定時(shí)模塊的實(shí)際連接圖。

圖5 ?狀態(tài)定時(shí)模塊的實(shí)際連接圖

1．3．3、時(shí)間顯示

時(shí)間顯示要用到7段顯示譯碼電路，由于是兩位BCD碼，故用二選一數(shù)據(jù)選擇器。選擇端S接一個(gè)頻率很高的方波（如1kHz）；數(shù)據(jù)比較器的輸出和1Hz脈沖作為AHDL模塊的輸入，即可正確顯示時(shí)間。

圖6 ?段顯示譯碼電路

為正確顯示時(shí)間，用AHDL文件自編譯碼真值表如下：

1．3．4、數(shù)字比較一組合邏輯控制

該模塊將狀態(tài)定時(shí)模塊輸出的時(shí)間與時(shí)間節(jié)點(diǎn)進(jìn)行比較，從而確定電路處于22s或者16s的具體的某個(gè)狀態(tài)。由表1可知，東西（I）或南北（J）的控制狀態(tài)都有3個(gè)階段的控制邏輯，分別對(duì)應(yīng)3個(gè)時(shí)間段：1～3s，4～6s和大于6s，因此，采用數(shù)字比較器進(jìn)行比較，確定定時(shí)值小于4s或大于6s，方法如圖7所示，采用4片7485數(shù)字比較器，兩兩級(jí)聯(lián)，其中一個(gè)由狀態(tài)定時(shí)模塊的輸出與4即二進(jìn)制0100比較；另一個(gè)由狀態(tài)定時(shí)模塊的輸出與6即二進(jìn)制0110比較。

圖7 ? 7485級(jí)聯(lián)構(gòu)成的兩個(gè)8位數(shù)字比較器

編寫組合邏輯真值表，將狀態(tài)信號(hào)S，兩個(gè)數(shù)字比較器的輸出Y1，Y2和1Hz脈沖作為輸入，各個(gè)燈的狀態(tài)作為輸出。從而根據(jù)邏輯關(guān)系得出對(duì)應(yīng)時(shí)間電路的狀態(tài)，控制紅、黃、綠燈處于不同的狀態(tài)。S判斷電路處于22s狀態(tài)還是16s狀態(tài)，Y1，Y2區(qū)分東西、南北六個(gè)階段狀態(tài)，1Hz脈沖實(shí)現(xiàn)綠燈閃爍。

2、電路的組構(gòu)與調(diào)試

來用QuartusⅡ軟件設(shè)計(jì)各個(gè)模塊，并進(jìn)行仿真。確認(rèn)結(jié)果后，下載至FPGA實(shí)驗(yàn)板中，進(jìn)行相應(yīng)的硬件調(diào)試，調(diào)試結(jié)果與仿真結(jié)果相一致。圖8為仿真波形，系統(tǒng)上電需要調(diào)整的過程，因此電路正常工作前重復(fù)了22s的狀態(tài)。

圖8 ? 狀態(tài)定時(shí)模塊仿真波形

3、結(jié)語

本文利用QuartusⅡ軟件環(huán)境下進(jìn)行了編譯及仿真測(cè)試，通過FPGA芯片實(shí)現(xiàn)了一個(gè)實(shí)用的交通信號(hào)燈控制系統(tǒng)。由于設(shè)計(jì)采用了EDA技術(shù)，提高了設(shè)計(jì)的效率和精確度。
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