圖2中，H1，H2，XVl，XV2，XV3，XV4是CCD圖像傳感器的時序驅(qū)動信號，EEPROM用來存儲DSP初始化的寄存器值。D0~D7是YUV數(shù)字信號。其具體工作流程：將CCD圖像傳感器采集的模擬信號經(jīng)CXA2096N進(jìn)行相關(guān)預(yù)處理后，相應(yīng)數(shù)字信號經(jīng)VIN引腳傳給DSP（CXD3142），DSP接收數(shù)字信號后，利用其內(nèi)部AE／AWB檢測電路、同步信號產(chǎn)生電路、外同步電路以及相關(guān)算法對其進(jìn)行相關(guān)處理，處理完成后在行（H引腳）、場（V引腳）信號及時鐘信號（PCLK）的控制下將8位數(shù)字信號經(jīng)過D0~D7引腳傳給FPGA模塊進(jìn)行相關(guān)處理。通過引腳SCK、SI、SO、XCS串口通信，通過CSROM、CASI、CSASO、CASCK引腳與外部EEPROM通信，實現(xiàn)DSP相關(guān)的初始化。此外，IO引腳輸出經(jīng)DSP處理過的復(fù)合視頻信號，通過相關(guān)接口直接在CRT顯示器上顯示圖像處理結(jié)果。

　　2．3．3 FPGA模塊

　　為了實現(xiàn)實時預(yù)處理數(shù)字視頻信號數(shù)據(jù)，增加系統(tǒng)擴(kuò)展性，該系統(tǒng)設(shè)計擴(kuò)展一片由Xilinx公司生產(chǎn)的基于90 nm工藝制造的Spartan3E系列FPGA，其型號為XC3S250E-PQ208-4C，此FPGA具有較高的性價比，其內(nèi)有25萬個系統(tǒng)門，5508個邏輯單元（LC），612個可配置邏輯塊（CLB），216 Kbit的塊RAM，12個專用乘法器，158個可用的I／O接口，4個數(shù)字時鐘管理單元（DCM）。圖3為其電路連接圖。

　　DSP與FPGA的通信是由11根總線完成的，分別是8根數(shù)據(jù)線，行、場同步信號和數(shù)據(jù)時鐘總線。因為CXD3142RDSP輸出PAL（逐行倒相）制式的數(shù)字視頻信號，F(xiàn)PGA將此PAL制視頻信號轉(zhuǎn)換成VGA格式。首先將YUV（4：2：2）格式信號轉(zhuǎn)換成RGB（5：6：5）格式，然后利用2個SDRAM作為幀緩存，利用場間插值算法，完成隔行到逐行的轉(zhuǎn)換，并將幀率由25 Hz提升到60 Hz，同時產(chǎn)生SVGA格式、幀頻為60 Hz的行、場同步信號，并把被放大的圖像數(shù)據(jù)經(jīng)D／A轉(zhuǎn)換后輸出到VGA接口，VGA顯示器上實時顯示采集的圖像。