1 引言

隨著通信系統(tǒng)向高速度、低功耗、低電壓和多媒體、網(wǎng)絡(luò)化、移動(dòng)化方向的發(fā)展，其對(duì)電路的要求日益提高，傳統(tǒng)的單一功能的集成電路技術(shù)已經(jīng)無(wú)法滿足需要。而FPGA由于其固有的特性，被日益廣泛的應(yīng)用于通信系統(tǒng)中。FPGA可以方便的修改邏輯結(jié)果，完成對(duì)系統(tǒng)和設(shè)備的升級(jí)，以便迅速適應(yīng)市場(chǎng)的變化；同時(shí)，F(xiàn)PGA可以支持多種通信協(xié)議和接口標(biāo)準(zhǔn)，并可以隨著標(biāo)準(zhǔn)和協(xié)議的演變而方便的改變。

在結(jié)束對(duì)算法的代碼編寫(xiě)以后，為了驗(yàn)證設(shè)計(jì)的正確性與可靠性，通常采用邏輯分析儀進(jìn)行測(cè)試，測(cè)試的流程如下：

編寫(xiě)模塊代碼-》產(chǎn)生需要的激勵(lì)-》將所需激勵(lì)變成數(shù)據(jù)文件存儲(chǔ)到FPGA的內(nèi)部RAM中-》連接邏輯分析儀進(jìn)行測(cè)試。

該方法主要缺點(diǎn)是：

1）器件存儲(chǔ)器容量很有限，無(wú)法滿足通信系統(tǒng)數(shù)據(jù)量大這一要求。以802.16e MIMO 2x2無(wú)線通信系統(tǒng)的信道估計(jì)算法為例，存儲(chǔ)一個(gè)下行數(shù)據(jù)幀的信道值約需要3，500Kbit，就目前高性能FPGA的存儲(chǔ)能力而言是難以完成的。例如Xilinx公司最先進(jìn)的XC2V8000型FPGA僅有3，024Kbit的存儲(chǔ)空間。

2）對(duì)于高速率的系統(tǒng)，現(xiàn)有的數(shù)字電路測(cè)試工具（如邏輯分析儀等）無(wú)法同時(shí)存儲(chǔ)長(zhǎng)時(shí)間的數(shù)據(jù)。較新型的邏輯分析儀，如Tektronix公司的TLA700系列，也僅能存儲(chǔ)2ms內(nèi)的測(cè)試數(shù)據(jù)，通信系統(tǒng)的數(shù)據(jù)傳輸一般以幀為單位，為了對(duì)通信系統(tǒng)進(jìn)行完整的測(cè)試，常常需要同時(shí)觀測(cè)一幀內(nèi)所有的數(shù)據(jù)，仍然以802.16e MIMO 2x2無(wú)線通信系統(tǒng)為例，一幀的時(shí)間長(zhǎng)度為5ms，普通的邏輯分析儀無(wú)法滿足上述無(wú)線通信系統(tǒng)的測(cè)試需要。

為了能夠發(fā)揮FPGA處理速度快的優(yōu)勢(shì)同時(shí)克服其測(cè)試上存在缺陷，本文介紹了一種硬件測(cè)試平臺(tái)的設(shè)計(jì)方案。該平臺(tái)由DSP處理器和FPGA芯片通過(guò)通信接口連接而構(gòu)成，通過(guò)控制模塊可以觀測(cè)算法測(cè)試的結(jié)果并且能對(duì)測(cè)試的過(guò)程進(jìn)行控制。由于DSP可以及時(shí)將測(cè)試結(jié)果導(dǎo)入PC主機(jī)，從而解決了大數(shù)據(jù)、長(zhǎng)時(shí)間測(cè)試?yán)щy的問(wèn)題。除此，該測(cè)試平臺(tái)不僅可以應(yīng)用于算法的硬件測(cè)試，由于其解決了DSP與FPGA接口通信困難的問(wèn)題，實(shí)現(xiàn)了處理器間高速率的通信，通過(guò)小的改動(dòng)可以將該平臺(tái)擴(kuò)展，應(yīng)用于通信系統(tǒng)的設(shè)計(jì)。

2 硬件測(cè)試平臺(tái)的設(shè)計(jì)

2.1. 平臺(tái)硬件結(jié)構(gòu)及模塊功能描述

平臺(tái)的實(shí)現(xiàn)采用Xilinx公司的XC2V6000 FPGA芯片和TI公司的TMS320C6414 DSP處理器。底層的物理接口使用C6414的外部存儲(chǔ)器接口（External Memory Interface，以下簡(jiǎn)稱(chēng)EMIF），在數(shù)據(jù)傳輸時(shí)采用異步工作方式。測(cè)試控制模塊、接口控制模塊均在FPGA中完成。DSP的直接存儲(chǔ)器訪問(wèn)（Extended Direct Memory Access，以下簡(jiǎn)稱(chēng)EDMA）控制 器，負(fù)責(zé)EMIF接口的數(shù)據(jù)傳輸。DSP與PC主機(jī)的交互通過(guò)JTAG口完成。

平臺(tái)的模塊化設(shè)計(jì)如圖1：

硬件測(cè)試平臺(tái)在FPGA中處理待測(cè)算法。測(cè)試控制模塊向上控制算法運(yùn)行的開(kāi)始、結(jié)束，向下控制何時(shí)需要導(dǎo)入新的測(cè)試數(shù)據(jù)、何時(shí)需將處理結(jié)果導(dǎo)出至DSP。接口控制模塊受控于測(cè)試控制模塊，完成接口的時(shí)序控制和匹配。DSP處理器負(fù)責(zé)存儲(chǔ)測(cè)試數(shù)據(jù)和處理結(jié)果并將數(shù)據(jù)導(dǎo)入PC主機(jī)，同時(shí)DSP還負(fù)責(zé)向FPGA和外部擴(kuò)展存儲(chǔ)器提供無(wú)縫接口。

該硬件平臺(tái)的優(yōu)勢(shì)在于依托PC主機(jī)海量的存儲(chǔ)空間，可以無(wú)限制的增大測(cè)試的數(shù)據(jù)量和測(cè)試時(shí)間，使得硬件平臺(tái)下算法的測(cè)試不再受器件存儲(chǔ)大小的限制。

平臺(tái)對(duì)于不同的算法具有通用性。在FPGA中，無(wú)需重寫(xiě)接口控制模塊和測(cè)試控制模塊，就可以完成針對(duì)不同算法的硬件測(cè)試。在DSP端，其對(duì)存儲(chǔ)器件和接口時(shí)序的控制對(duì)于具體算法來(lái)說(shuō)是透明的，不同的算法測(cè)試不要求DSP中的模塊作任何修改。

2.2. DSP端的配置

2.2.1. EMIF接口的配置

C64x系列DSP對(duì)外部存儲(chǔ)器件提供了無(wú)縫接口，該接口數(shù)據(jù)總線寬度為64bit，同時(shí)也提供對(duì)32bit/ 16bit/ 8bit 的讀寫(xiě)支持。

異步讀寫(xiě)模式

C64x異步接口時(shí)序的可編程性高，使用靈活，可以適應(yīng)不同的設(shè)計(jì)需要，故平臺(tái)的接口傳輸采用異步模式。異步模式每個(gè)讀/寫(xiě)周期由3個(gè)階段構(gòu)成：建立時(shí)間（Setup）、觸發(fā)時(shí)間（Strobe）、和保持時(shí)間（Hold）。其中建立時(shí)間是指從存儲(chǔ)器訪問(wèn)周期開(kāi)始到讀/寫(xiě)選通有效之前；觸發(fā)時(shí)間為讀寫(xiě)選通信號(hào)自有效到無(wú)效的時(shí)間段；保持時(shí)間指從讀/寫(xiě)信號(hào)無(wú)效到該次訪問(wèn)周期結(jié)束。該模式可穩(wěn)定工作在50MHz的外部時(shí)鐘下，其最大的數(shù)據(jù)速率為1.6Gbit/s。下圖給出了一個(gè)典型寫(xiě)操作時(shí)序的例子：

圖中，當(dāng)觸發(fā)時(shí)間開(kāi)始時(shí)，異步寫(xiě)使能在觸發(fā)時(shí)間開(kāi)始時(shí)有效，在保持時(shí)間開(kāi)始時(shí)無(wú)效，在有效期內(nèi)完成一次異步寫(xiě)操作。

控制寄存器配置［4］

異步模式下，C64x EMIF接口時(shí)序由全局控制寄存器（Global Control Register）GBLCTL和一組存儲(chǔ)器映射的寄存器CExCTL進(jìn)行控制與維護(hù)，詳細(xì)的配置情況如下表：

2.2.2. EDMA控制器的使用

在系統(tǒng)中使用硬件中斷啟動(dòng)DSP的EDMA，并由EDMA控制器控制EMIF接口接收或發(fā)送數(shù)據(jù)，就可以實(shí)現(xiàn)FPGA與EMIF接口間的數(shù)據(jù)傳輸。

EDMA控制寄存器設(shè)置

數(shù)據(jù)傳輸開(kāi)始前必須完成一系列控制寄存器的設(shè)置。首先是事件寄存器ER（Event Register），通過(guò)對(duì)某些比特位置“0” ，該寄存器負(fù)責(zé)捕獲相應(yīng)比特位代表的中斷事件；進(jìn)一步設(shè)置事件使能寄存器EER（Event Enable Register），控制每一事件的使能/禁止，設(shè)置方法與ER相同。

通道參數(shù)RAM配置

對(duì)于每一條通道，為了使數(shù)據(jù)符合設(shè)計(jì)的傳輸格式，必須對(duì)該通道的參數(shù)RAM寫(xiě)入一定的控制字。

2.2.3. DSP與主機(jī)的通信方式

平臺(tái)使用DSP開(kāi)發(fā)工具CCS（Code Composer Studio）集成的數(shù)據(jù)導(dǎo)入/導(dǎo)出功能實(shí)現(xiàn)DSP與PC主機(jī)間的數(shù)據(jù)傳輸。

在一次測(cè)試開(kāi)始前或結(jié)束后，需要由PC主機(jī)導(dǎo)入新的測(cè)試數(shù)據(jù)或向主機(jī)導(dǎo)出處理結(jié)果，而數(shù)據(jù)導(dǎo)入/導(dǎo)出功能則是由CCS內(nèi)部的探針（Probe）實(shí)現(xiàn)的。通過(guò)在代碼中插入探針，并將數(shù)據(jù)文件與相應(yīng)探針關(guān)聯(lián)，CPU運(yùn)行至探針?biāo)诖a處便會(huì)通過(guò)JTAG控制器自動(dòng)完成數(shù)據(jù)IO的功能。使用DSP的JTAG接口與PC主機(jī)通信，能在測(cè)試過(guò)程中及時(shí)的更新輸入數(shù)據(jù)或?qū)⑦\(yùn)算結(jié)果，從而解決了傳統(tǒng)方法無(wú)法完成大數(shù)據(jù)量、長(zhǎng)時(shí)間硬件測(cè)試的問(wèn)題。

2.3. FPGA端的配置

FPGA對(duì)于測(cè)試過(guò)程的控制可以表示為一*狀態(tài)的狀態(tài)機(jī)，其工作原理可以表述為以下過(guò)程：

① 等待狀態(tài)：FPGA發(fā)送GPIO中斷，告知DSP端將測(cè)試數(shù)據(jù)導(dǎo)入；

② 接收狀態(tài)：在此狀態(tài)下，F(xiàn)PGA接收來(lái)自EMIF接口的測(cè)試數(shù)據(jù)，并且通過(guò)計(jì)數(shù)器判斷數(shù)據(jù)是否接收完畢，如完畢，轉(zhuǎn)入算法處理狀態(tài)，否則重復(fù)接收；

③ 發(fā)送狀態(tài)：類(lèi)似接收狀態(tài)，F(xiàn)PGA向DSP發(fā)送處理結(jié)果，如完畢轉(zhuǎn)入下一等待狀態(tài)，否則返回發(fā)送狀態(tài)；

④ 算法處理狀態(tài)：此狀態(tài)下，F(xiàn)PGA處理待測(cè)算法，由于收發(fā)狀態(tài)的轉(zhuǎn)移均有FPGA控制，故此狀態(tài)不可能被新的收發(fā)狀態(tài)打斷；處理完畢后，轉(zhuǎn)入發(fā)送狀態(tài)；

狀態(tài)轉(zhuǎn)移圖如下：

圖3 FPGA控制模塊狀態(tài)轉(zhuǎn)移圖

3 測(cè)試平臺(tái)的通用性

由于實(shí)現(xiàn)了DSP與FPGA間高速率接口，并且實(shí)現(xiàn)了處理器的協(xié)同工作，該平臺(tái)在通信系統(tǒng)的設(shè)計(jì)中也有實(shí)用價(jià)值。

如前述802.16e MIMO 2x2無(wú)線通信系統(tǒng)中，使用上述平臺(tái)的硬件結(jié)構(gòu)實(shí)現(xiàn)接收端的功能，算法層的結(jié)構(gòu)模型如圖4 ：

圖4 802.16e MIMO 2x2無(wú)線通信系統(tǒng)接收端結(jié)構(gòu)圖

4 結(jié)語(yǔ)

本文介紹的硬件測(cè)試平臺(tái)實(shí)現(xiàn)了DSP和FPGA的交互，既滿足算法對(duì)平臺(tái)高實(shí)時(shí)性、高速率的要求，又能完成通信系統(tǒng)大數(shù)據(jù)量測(cè)試的要求，構(gòu)建了可應(yīng)用于測(cè)試各種FPGA算法的硬件測(cè)試環(huán)境。同時(shí)，在該平臺(tái)DSP端加入信號(hào)處理算法，可將平臺(tái)擴(kuò)展為FPGA、DSP協(xié)同工作的信號(hào)處理系統(tǒng)。

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