2 均衡器算法的FPGA實現(xiàn)

　　當載波數(shù)比較大時，OFDM均衡算法所要計算的矩陣比較龐大，計算量大，很難保證實時性的要求。于是人們很自然地會想到用實時性很強的FPGA來實現(xiàn)均衡器的設計，但是均衡本身所需要處理的數(shù)據(jù)量和運算量都非常大，即使使用FPGA實現(xiàn)也很困難。

　　若采用文獻中的算法運算量是o(N2)，假如當載波數(shù)N=128時，運算量還是很大的，無法保證實時性。從均衡效果和運算量兩方面考慮，采用了文獻中的算法。這是一種典型的迭代算法，效果與文獻算法相接近，但是在計算中避免了求一個很大的矩陣的逆運算，而是從頻域轉移矩陣G中提取出了不大的有效矩陣，這樣就減少了大量運算。

2．1 硬件設計思想

　　在對均衡器算法進行FPGA設計之前，先用Matlab仿真該均衡器浮點算法，通過分析程序可以發(fā)現(xiàn)，該算法的核心部分是迭代求逆矩陣的過程。該算法的瓶頸主要是求解由復數(shù)元素組成的矩陣的逆的計算量巨大，而且是浮點數(shù)會占用很大的存儲空間。為盡量減少需要使用的邏輯資源，在進行ISE設計時，數(shù)據(jù)用16位定點數(shù)表示，其中高8位是整數(shù)部分，低8位是小數(shù)部分。

　　2．1．1 硬件設計框圖

　　實現(xiàn)該均衡器的硬件設計框圖如圖2所示，其中G為從Matlab中產(chǎn)生的頻域轉移矩陣，控制模塊完成從G中取出對應的有效值得到Ak，并且控制當一組運算完成后運用上一組產(chǎn)生的。進行下一組運算，CIR是該算法的核心，即矩陣迭代求逆的運算，CPE模塊是一個簡單的矩陣運算模塊完成的運算。

　　2．1．2 CIR模塊介紹

　　CIR模塊完成矩陣迭代運算過程，它從輸入端口讀入Ak以及對應的，采用迭代的方法計算出，用FPGA實現(xiàn)這個模塊的端口如圖3所示。

　　其中，CLK為時鐘；γ是模擬信道的信噪比；Ak是頻域轉移矩陣G中取出的有效矩陣；trag是控制信號，當一次運算結束產(chǎn)生一個有效的后，只有trag被置為高電平才會進行下一次運算。取Q=2時，是一個5×5的矩陣。整個求逆矩陣的迭代過程就是從前一個5×5的逆矩陣(即)和從頻域轉移矩陣G中對應區(qū)域取得的5×9的矩陣Ak運算出下一個5×5逆矩陣(即)的過程。

　　分析其矩陣求逆的迭代算法可以發(fā)現(xiàn)，其中大部分完成的是復數(shù)矩陣的乘加運算，所有數(shù)據(jù)是復數(shù)，雖然復雜很多，但是實際運算中有許多是多余的。Rk是共軛對稱矩陣，上三角部分和下三角部分的實部相同，虛部也只是正負相反，所以只需要算出上三角矩陣的數(shù)據(jù)，下三角的部分直接對虛部取反就可以了。

Xilinx的FPGA芯片中集成了硬核的乘加器DSP48，可以方便、高速地進行乘加運算。但是本算法中涉及到的復數(shù)運算比較靈活，還包括一些減法運算，直接使用DSP48不是很方便的控制。故設計了一種乘加器，使用了乘法器的IP Core，按照要求設置輸入輸出數(shù)據(jù)位數(shù)，其中的一個乘加運算中設置乘法器的兩路輸入為8位，輸出為16位，調(diào)用IP Core如下所示，算法中其他的矩陣運算也都與此類似。

　　a，b作為兩個寄存器儲存參與運算的數(shù)據(jù)，outl是乘法器計算的結果，用fcl進行存放，相累加得到f1，再按照共軛復數(shù)運算的規(guī)律得到nfl。實現(xiàn)一個8位×8位的乘加器共消耗了56個Slice，32個LUT和49個IOB。該乘加器綜合后的RTL結構圖如圖4所示。

　　為了能最大限度地提高運算速度，所有數(shù)據(jù)都用可編程邏輯單元構成的分布式存儲器存儲并列存儲，并且根據(jù)算法的要求實現(xiàn)的是多個乘加器同時運算，這樣雖然使用了很多邏輯資源，但任何數(shù)據(jù)都可以即取即用，便于進行大量的并行運算，以提高運算速度。