美國國家半導(dǎo)體公司的超高速ADC-ADC08D1000是一款高性能的模/數(shù)轉(zhuǎn)換芯片。它具有雙通道結(jié)構(gòu)，每個通道的最大采樣率可達到1.6 GHz，并能達到8位的分辨率;采用雙通道“互插”模式時，采樣速率可達2 GSPS;采用128腳LQFP封裝，1.9 V單電源供電;具有自校準(zhǔn)功能，可通過普通方式或擴展方式對其進行控制;可工作在SDR，DDR等多種模式下。下面對該芯片進行詳細介紹。

　　1 ADC08D1000的結(jié)構(gòu)和管腳說明

　　1.1 ADC08D1000的結(jié)構(gòu)

　　ADC08D1000的結(jié)構(gòu)，主通道由輸入多路模擬開關(guān)、采樣保持電路、8位ADC和1：2分離器/鎖存器組成。它共有兩路相同的通道。控制邏輯由普通方式或擴展方式進行配置，對整個芯片進行控制。

　　1.2 ADC08D1000的管腳說明

　　ADC08D500采用128腳LQFP封裝，管腳圖見圖2。

　　其關(guān)鍵管腳說明如下：

　　(1)OUTV/SCLK：輸出電壓幅度/串行接口時鐘。高電平時，DCLK和數(shù)據(jù)信號為普通差分幅度;接地時，差分幅度會降低，從而減少功耗。當(dāng)擴展控制模式開啟時，此腳為串行時鐘腳。

　　(2)OUTEDGE/DDR/SDATA：DCLK時鐘沿選擇/DDR功能選擇/串行數(shù)據(jù)輸入。當(dāng)此腳連接到1/2 VA或者懸空時，進入DDR模式。擴展控制模式時，這個腳作為SDATA輸入。

　　(3)DCLK_RST：DCLK的復(fù)位。一個正脈沖可以復(fù)位和同步多片ADC中的DCLK輸出。

　　(4)PD/PDQ：低功耗模式管腳。邏輯高電平加在此腳會使芯片進入休眠狀態(tài)，當(dāng)邏輯高電平加在PDQ上只會使Q通道ADC進入休眠狀態(tài)。

　　(5)CAL：校準(zhǔn)過程初始化引腳。

　　(6)FSR/ECE：全量程選擇以及擴展控制模式選擇，在非擴展控制模式，邏輯低電平會把全量程差分輸入范圍(峰峰值)設(shè)置為650 mV;邏輯高電平會把全量程差分輸入范圍(峰峰值)設(shè)置為870 mV。當(dāng)此腳連接到1/2VA或者懸空時，進入擴展控制模式。

　　(7)CLK+/CLK-：ADC的LVDS時鐘輸入。這個差分時鐘信號必須是交流耦合的。輸入信號將在CLK+的下降沿被采樣。

　　(8)VINI+/VINI-/VINQ+/VINQ-：ADC的模擬輸入腳。

　　(9)CalRun：校準(zhǔn)運行指示。高電平有效。

　　(10)DI/DQ/DId/DQd：I通道和Q通道的LVDS數(shù)據(jù)輸出。

　　(11)OR+/OR-：輸入溢出指示。

　　(12)DCLK+/DCLK-：差分時鐘輸出，用于將輸出數(shù)據(jù)鎖存。延遲和非延遲輸出數(shù)據(jù)與此信號同步。當(dāng)工作在SDR模式時，這個信號的速率為1/2輸入時鐘速率;當(dāng)工作在DDR模式時，這個信號為1/4輸入時鐘速率。

　　2 ADC08D1000的功能描述

　　2.1 自校準(zhǔn)

　　自校準(zhǔn)在上電后運行，也可以由用戶引發(fā)。在量程轉(zhuǎn)換或溫度有較大變化時需要運行自校準(zhǔn)，建議在上電20 s后進行。在休眠模式時，不能進行自校準(zhǔn)。

　　正常操作下，上電或用戶觸發(fā)都能引發(fā)自校準(zhǔn)。用戶觸發(fā)時，使CAL為至少10個周期的低電平加上至少10個周期高電平，自校準(zhǔn)的運行時間大概為140 000個時鐘周期，注意在上電時保持CAL為高可以阻止自校準(zhǔn)的發(fā)生。自校準(zhǔn)運行時，CALRUN為高。自校準(zhǔn)時，CALDLY不能懸空。

　　2.2 采樣

　　數(shù)據(jù)在CLK+的下降沿被采得，13個周期后在DI/DQ得到，14個周期后在DId/DQd得到，還要加上一個小的延時，只要CLK給出，就開始采樣。

　　2.3 控制模式

　　一些基本的控制都能通過普通模式來設(shè)置，比如自校準(zhǔn)、休眠模式和量程設(shè)置等。ADC08D500還提供擴展控制模式，借助串行接口來配置芯片內(nèi)部的寄存器，擴展控制模式不能動態(tài)地選擇。使用擴展模式時，引腳控制被忽略。控制模式通過14腳(ECE)來選擇。

　　2.4 時鐘

　　CLK必須為交流耦合的差分時鐘。DCLK用來送給外部器件來鎖存數(shù)據(jù)，可以選擇采樣方式(SDS/DES)和數(shù)據(jù)輸出方式(SDR/DDR)。

　　(1)DES雙邊沿采樣。雙邊沿采樣時，用雙通道對同一個輸入信號采樣，一個在上升沿采樣，另一個在下降沿采樣，因此相當(dāng)于兩倍的采樣率。在這種模式下，輸出的并行4 B數(shù)據(jù)，按時間先后順序為DQd，DId，DQ，DI。普通控制模式時，只能對I路進行雙邊沿采樣，擴展控制模式時，可以選擇I路或Q路。

　　(2)輸出邊沿設(shè)置。在SDR模式下，通過設(shè)置OutEdge(Pin14)來選擇輸出數(shù)據(jù)在上升沿還是下降沿鎖存，高電平為上升沿，低電平為下降沿。

　　(3)DDR?？梢酝ㄟ^對4腳進行設(shè)置來選擇輸出方式，高電平為SDR上邊沿鎖存，低電平為SDR下邊沿鎖存，懸空為DDR。SDR時DCLK頻率與數(shù)據(jù)輸出率一致，DDR時DCLK頻率為數(shù)據(jù)輸出率的一半。