先理解組合邏輯和時序邏輯，后面就好說了，這里先講講狹義的組合邏輯和時序邏輯，時序邏輯一般指的是D觸發(fā)器，組合邏輯指的是：與門 或門 非門，比較器，選擇器，編碼器，譯碼器，加法器，當然還有兩類比較特殊的就是三態(tài)門和RAM，時序邏輯D觸發(fā)器需要時鐘來驅動的，也就是必須要有時鐘才會 動作，而組合邏輯不需要時鐘驅動，在時序圖上的表現(xiàn)就是時序邏輯的輸出比輸入晚一個時鐘周期，而組合邏輯輸入和輸出都是在同一個時鐘周期，所有的數(shù)字電路 都是由組合邏輯和時序邏輯構成，大到CPU，小到電子表芯片，然后我們看看上面的組合邏輯和時序邏輯怎么來用硬件描述語言來描述。

　　1：與門

　　assign c = a&b；

　　always@（*）

　　c=a&b

　　2：或門

　　assign c = a|b；

　　always@（*）

　　c=a|b

　　3：非門

　　assign c = ~a；

　　always@（*）

　　c=~a

　　4：比較器

　　assign c = （a》=b）？1‘b1:1’b0；

　　always@（*）

　　if（a》=b）

　　c=1‘b1;

　　else

　　c=1’b0;

　　5：選擇器

　　assign c = （a》=b）？d:e；

　　always@（*）

　　if（a》=b）

　　c=d；

　　else

　　c=e;

　　6：譯碼器

　　always@（*）

　　case（a）

　　2‘b0;c=4’b0001;

　　2‘b1;c=4’b0010;

　　2‘b2;c=4’b0010;

　　2‘b3;c=4’b1000;

　　endcase

　　7：編碼器

　　always@（*）

　　case（a）

　　4‘b0001 ：c=2‘d0;

　　4’b0010 ：c=2’d1;

　　4‘b0010 ：c=2’d2;

　　4‘b1000; c=2’d3;

　　endcase

　　8：加法器

　　assign c= a+b；

　　時序邏輯D觸發(fā)器

　　alway@（posedge clk or negedge rst_n）

　　begin

　　if（rst_n==1‘b0）

　　q《=1’b0;

　　else

　　q 《=d;

　　end

　　描 述完成上面的這些，我基本上可以用上面這些標準的電路和語言描述出90%的數(shù)字電路了，先從最簡單的計數(shù)器開始吧，計數(shù)器在常見不過，我們先寫一個模10 的計數(shù)器，省去模塊端口定義和信號定位，以下就是核心代碼了，為了讓LZ可以看清楚具體的電路，可能剛剛看著代碼LZ可能會有些難懂，不過沒有關系，要學 會硬件的思維這個是必經之路

　　我 們可以看到一個簡單的模10計數(shù)器實際上是由4部分組成，一個比較器，一個加法器，一個選擇器，和4個D觸發(fā)器，所以一個計數(shù)器實際上是由上面最初介紹的 那幾個基本單元組成，我打開了FPGA神器quartus，綜合一些，改正了若干的語法錯誤，然后最終的綜合的RTL電路如下

　　電 路和代碼配合的實在是太好了 代碼描述了4部分的電路，而電路也表現(xiàn)出來了4部分的電路，我們可以看到 ADDER 加法器，LESS_THAN 比較器，MUX21 選擇器 最后一個D觸發(fā)器，這就是硬件思維，硬件思維就是認為所有的數(shù)字電路都是由基本的組合邏輯和時序邏輯的組件組合而成，寫出來的代碼都有對應的最小的電路組 件來對應，既然代碼都寫出來代碼，那我們就來看看時序圖，來驗證一下 時序邏輯的輸入和輸出總是延遲一個時鐘周期，組合邏輯的輸入和輸出在同一個時鐘周期，開始搭建testbench，此處省略一萬字，熟悉的波形終于出來了

　　可能上面那個也周期內的圖不一定看的清，就看第二幅圖吧，我們可以看到在

　　這 3行代碼是同時執(zhí)行的，是串行的，在cnt_cnr 》=‘d9的那一個時鐘周期就執(zhí)行完成，和C語言的執(zhí)行方式其實是一樣的，但是cnt_cur 的賦值就可以看到雖然是把cnt_nxt 賦值給cnt_cur，但是由于是時序邏輯所以總是要延遲一個時鐘周期，好一個最簡單的模10計數(shù)器就介紹完了，但是是不是所有的計數(shù)器都要寫的這么復雜 能，不是，還有兩種基本的寫法，一種寫法就是如下，把所有的組合邏輯都寫在了一起，

　　還有這種最最常見的寫法就是不區(qū)分組合邏輯和時序邏輯，所有的都寫在一個always塊里面，就當成時序邏輯來寫，這個只不上是上面兩種電路的一種抽象一點的寫法，但是基本的組合邏輯和時序邏輯都還是一樣

　　不信看看rtl 和上面的一模一樣

　　一 個基本的電路都是由基本的組合邏輯電路和D觸發(fā)器組成，如果不能用著兩個來組成，那你可能是弄錯了，比方說有新手經常寫一個延時電路，能用# 10么，#10可以是由選擇器，還是與或非或者是D觸發(fā)器來組成么，綜合器能理解么，明顯不行，所以在自己寫一個代碼的時候一定要想想他最后的電路是什 么，談完了計數(shù)器，這個最最常用的電路，談完了這個我想在談談verilog，對于verilog我的建議是，遇到組合邏輯用阻塞賦值，遇到時序邏輯用非 阻塞賦值，基本的語法就那么幾條，

　　always assign if else case ？： 》= 《= == & | ~ && || ！這個幾個搞定了，應該所有的電路都可以描述了，其他的什么就不用去理會了，你寫RTL是用不著的，亂用反而會用錯，什么while ， initial ，這些都是仿真用的，寫rtl根本用不到，

　　至于如何上手比較快些，F(xiàn)PGA開發(fā)的流程無非就是 ，方案，代碼，仿真，后端約束，上板驗證，找一個項目吧這個流程都走一我相信上手起來應該不難比如說開發(fā)一個簡單的UART，這個最常見的模塊，或者一個 dds，或者sdram控制器，首先把方案做出來，就是把基本的電路和實現(xiàn)方法畫到草稿上面或者電腦上面，考慮多方面，可靠性，可實現(xiàn)性，資源，能不能跑 到要的時鐘頻率，等等，接口的信號有哪些，時序是什么樣子的，內部怎么控制，用狀態(tài)機還是計數(shù)器，狀態(tài)機的狀態(tài)轉移圖是什么樣，有哪些狀態(tài)，狀態(tài)遷移的條 件有哪些，會不會跑非，等等