分頻器是FPGA設(shè)計中使用頻率非常高的基本設(shè)計之一，盡管在目前大部分設(shè)計中，廣泛使用芯片廠家集成的鎖相環(huán)資源，如賽靈思（Xilinx）的DLL.來進行時鐘的分頻，倍頻以及相移。但是對于時鐘要求不高的基本設(shè)計，通過語言進行時鐘的分頻相移仍然非常流行，首先這種方法可以節(jié)省芯片內(nèi)部的鎖相環(huán)資源，再者，消耗不多的邏輯單元就可以達到對時鐘操作的目的。另一方面，通過語言設(shè)計進行時鐘分頻，可以看出設(shè)計者對設(shè)計語言的理解程度。因此很多招聘單位在招聘時往往要求應(yīng)聘者寫一個分頻器（比如奇數(shù)分頻）以考核應(yīng)聘人員的設(shè)計水平和理解程度。下面講講對各種分頻系數(shù)進行分頻的方法：

第一，偶數(shù)倍分頻：偶數(shù)倍分頻應(yīng)該是大家都比較熟悉的分頻，通過計數(shù)器計數(shù)是完全可以實現(xiàn)的。如進行N倍偶數(shù)分頻，那么可以通過由待分頻的時鐘觸發(fā)計數(shù)器計數(shù)，當(dāng)計數(shù)器從0計數(shù)到N/2-1時，輸出時鐘進行翻轉(zhuǎn)，并給計數(shù)器一個復(fù)位信號，使得下一個時鐘從零開始計數(shù)。以此循環(huán)下去。這種方法可以實現(xiàn)任意的偶數(shù)分頻。

第二，奇數(shù)倍分頻：奇數(shù)倍分頻常常在論壇上有人問起，實際上，奇數(shù)倍分頻有兩種實現(xiàn)方法：

首先，完全可以通過計數(shù)器來實現(xiàn)，如進行三分頻，通過待分頻時鐘上升沿觸發(fā)計數(shù)器進行模三計數(shù)，當(dāng)計數(shù)器計數(shù)到鄰近值進行兩次翻轉(zhuǎn)，比如可以在計數(shù)器計數(shù)到1時，輸出時鐘進行翻轉(zhuǎn)，計數(shù)到2時再次進行翻轉(zhuǎn)。即是在計數(shù)值在鄰近的1和2進行了兩次翻轉(zhuǎn)。這樣實現(xiàn)的三分頻占空比為1/3或者2/3。

如果要實現(xiàn)占空比為50%的三分頻時鐘，可以通過待分頻時鐘下降沿觸發(fā)計數(shù)，和上升沿同樣的方法計數(shù)進行三分頻，然后下降沿產(chǎn)生的三分頻時鐘和上升沿產(chǎn)生的時鐘進行相或運算，即可得到占空比為50%的三分頻時鐘。這種方法可以實現(xiàn)任意的奇數(shù)分頻。歸類為一般的方法為：對于實現(xiàn)占空比為50%的N倍奇數(shù)分頻，首先進行上升沿觸發(fā)進行模N計數(shù)，計數(shù)選定到某一個值進行輸出時鐘翻轉(zhuǎn)，然后經(jīng)過（N-1）/2再次進行翻轉(zhuǎn)得到一個占空比非50%奇數(shù)n分頻時鐘。再者同時進行下降沿觸發(fā)的模N計數(shù)，到和上升沿觸發(fā)輸出時鐘翻轉(zhuǎn)選定值相同值時，進行輸出時鐘時鐘翻轉(zhuǎn)，同樣經(jīng)過（N-1）/2時，輸出時鐘再次翻轉(zhuǎn)生成占空比非50%的奇數(shù)n分頻時鐘。兩個占空比非50%的n分頻時鐘相或運算，得到占空比為50%的奇數(shù)n分頻時鐘。

另外一種方法：對進行奇數(shù)倍n分頻時鐘，首先進行n/2分頻（帶小數(shù)，即等于(n-1)/2+0.5），然后再進行二分頻得到。得到占空比為50%的奇數(shù)倍分頻。下面講講進行小數(shù)分頻的設(shè)計方法

第三，小數(shù)分頻：首先講講如何進行n+0.5分頻，這種分頻需要對輸入時鐘進行操作?；镜脑O(shè)計思想：對于進行n+0.5分頻，首先進行模n的計數(shù)，在計數(shù)到n-1時，輸出時鐘賦為‘1’，回到計數(shù)0時，又賦為0，因此，可以知道，當(dāng)計數(shù)值為n-1時，輸出時鐘才為1，因此，只要保持計數(shù)值n-1為半個輸入時鐘周期，即實現(xiàn)了n+0.5分頻時鐘，因此保持n-1為半個時鐘周期即是一個難點。從中可以發(fā)現(xiàn)，因為計數(shù)器是通過時鐘上升沿計數(shù)，因此可以在計數(shù)為n-1時對計數(shù)觸發(fā)時鐘進行翻轉(zhuǎn)，那么時鐘的下降沿變成了上升沿。即在計數(shù)值為n-1期間的時鐘下降沿變成了上升沿，則計數(shù)值n-1只保持了半個時鐘周期，由于時鐘翻轉(zhuǎn)下降沿變成上升沿，因此計數(shù)值變?yōu)?。因此，每產(chǎn)生一個n+0.5分頻時鐘的周期，觸發(fā)時鐘都是要翻轉(zhuǎn)一次.

舉例：用Verilog語言寫的三分頻電路

方法一：

//上升沿觸發(fā)的分頻設(shè)計
module three(clkin, clkout);
input clkin;//定義輸入端口
output clkout;//定義輸出端?

reg [1:0] step1, step;

always @(posedge clkin)
begin
case (step)
2'b00: step<=2'b01;
2'b01: step<=2'b10;
2'b10: step<=2'b00;
default :step<=2'b00;
endcase
end

always @(negedge clkin)
begin
case (step1)
2'b00: step1<=2'b01;
2'b01: step1<=2'b10;
2'b10: step1<=2'b00;
default :step1<=2'b00;
endcase
end

assign clkout=~(step[1]|step1[1]);
endmodule

方法二：
// 如果duty cycle =50%, 可以第一個周期
第二個周期輸出原先clock,第三個周期輸出低
這樣可以實現(xiàn)三分頻，
輸出是占空比1:1的三分頻.module three(clk,throut) ;
input clk ;
output throut;
reg q1,q2,d,throut;

always @(posedge clk)
if(!d)
q1=1'b1;
else
q1=~q1 ;

always @(negedge clk)
if(!d)
q2=1'b1;
else
q2=~q2 ;

always @(q1 or q2)
d=q1&q2 ;

always @(posedge d)
throut=~throut;

endmodule

用Verilog語言寫五分頻電路，占空比為50％：module div_5 ( clkin,rst,clkout );
input clkin,rst;
output clkout;
reg [2:0] step1, step2;
always @(posedge clkin )
if(!rst)
step1<=3'b000;
else
begin
case (step1)
3'b000: step1<=3'b001;
3'b001: step1<=3'b011;
3'b011: step1<=3'b100;
3'b100: step1<=3'b010;
3'b010: step1<=3'b000;
default:step1<=3'b000;
endcase
end
always @(negedge clkin )
if(!rst)
step2<=3'b000;
else
begincase (step2)
3'b000: step2<=3'b001;
3'b001: step2<=3'b011;
3'b011: step2<=3'b100;
3'b100: step2<=3'b010;
3'b010: step2<=3'b000;
default:step2<=3'b000;

endcase
end
assign clkout=step1[0]|step2[0];