建議綜合和布局布線一定要用命令行的方式來跑，包括synplify和ISE對(duì)此的支持都很好。
幾大好處偶想到的：
1，如果你用的PC工作站，雙CPU，那么可以同時(shí)跑兩個(gè)任務(wù)。
2，便于歸檔，進(jìn)行版本控制，大項(xiàng)目必須要做的工作。 3，便于重現(xiàn)問題，因?yàn)槊钚锌梢员ＷC在原始輸入（源碼、約束）不變的前提下得到只有時(shí)間標(biāo)簽不同的bit文件。
4，便于自定義一些非常規(guī)的操作，比如自動(dòng)生成一個(gè)插入某些測試引腳的bit文件等等。
除了樓主提到的還建議幾點(diǎn)：
1，修改所有目錄路徑為相對(duì)路徑，這樣同樣一個(gè)目錄復(fù)制到別處也不用改命令行。
2，可以直接用ultraedit打開工程目錄下的*.cmd_log文件。
3，那些刪除臨時(shí)目錄或者復(fù)制網(wǎng)表文件之類的動(dòng)作可以一起加到命令行中執(zhí)行?？傊薷拇a后，直接運(yùn)行一個(gè)命令行全部搞定！

[討論2]

建議太棒了！小弟獲益匪淺。
偶想再請(qǐng)教幾個(gè)問題：
1?！氨阌跉w檔，進(jìn)行版本控制，大項(xiàng)目必須要做的工作?！?br /> 目前我是用ISE的Archive進(jìn)行版本備份，Archive自動(dòng)生成一個(gè)zip文件，然后備份島服務(wù)器。不知道丁丁所說得用command line進(jìn)行歸檔是怎么回事，可否講解幾句？
2。“便于重現(xiàn)問題，因?yàn)槊钚锌梢员ＷC在原始輸入（源碼、約束）不變的前提下得到只有時(shí)間標(biāo)簽不同的bit文件”
“時(shí)間標(biāo)簽”是指什么？我不明白這個(gè)術(shù)語。如果源代碼和約束保持不變的話，唯一可調(diào)節(jié)的就是map和PAR的effort了。重現(xiàn)問題是指保存以前的bit文件以備將來使用？
3?！白詣?dòng)生成一個(gè)插入某些測試引腳的bit文件等等”
丁丁可否介紹一下這個(gè)”插入測試引腳“？
4。“那么可以同時(shí)跑兩個(gè)任務(wù)”
我覺得CPU倒不是瓶頸，關(guān)鍵是內(nèi)存到時(shí)恐怕不夠用。而且win2000 pro好像最多也就支持2G的內(nèi)存吧。
我們還有另外一臺(tái)工作站，使用了4個(gè)AMD Appro 64-bit processor。但好像兼容性不太好，PAR的時(shí)候老是出錯(cuò)。不知道升級(jí)到6.2能不能解決這個(gè)問題。
但看另外幾個(gè)貼子說6.2有幾個(gè)比較嚴(yán)重的bug,請(qǐng)問丁丁使用過6。2沒有？值得升級(jí)嗎？
多謝！

[討論1]

1，Achieve可以進(jìn)行版本管理，但是文件太大。一般來說，作版本控制最好是保存所有原始輸入，如果做FPGA，原始輸入包括HDL代碼，綜合工程.prj或者腳本.tcl，綜合約束.sdc，實(shí)現(xiàn)約束.ucf，所有core的網(wǎng)表.edn，實(shí)現(xiàn)的腳本.bat，再有就是注意綜合工具的版本和實(shí)現(xiàn)工具的版本。
如果所有這些都沒有變化，那么可以保證再運(yùn)行一遍得到完全一樣的結(jié)果。這也是版本控制的一個(gè)關(guān)鍵吧，只要保證可重復(fù)性，那么那些結(jié)果除了bit你要用到其他也可都不保存。
2，時(shí)間標(biāo)簽就是time stamp，在網(wǎng)表文件和bit文件頭都有，表示這個(gè)文件的生成時(shí)間記錄，這個(gè)不會(huì)影響到內(nèi)部的功能。

3，在插入測試引腳這里，可以利用FPGA Editor來操作，直接編輯.ncd文件，再進(jìn)行bitgen就可以了，那么如果你需要插入很多測試引腳，利用腳本（好像是.scr）可以幫你自動(dòng)完成，然后只進(jìn)行bitgen就可以了，避免重新布局布線浪費(fèi)時(shí)間，避免重新布局布線影響timing。當(dāng)然FPGA Editor還可以做很多修改了，就不多說了。
4，給一個(gè)以前的腳本例子：
綜合和實(shí)現(xiàn)的命令行：

synplify_pro -batch ../script/chip_syn.tcl
ngdbuild -dd ./_ngo -uc ../script/chip_par.ucf -p xc2s200-fg456-5 .\rev_1\chip.edf chip.ngd
map -p xc2s200-fg456-5 -timing -cm speed -detail -ir -pr b -o chip_map.ncd chip.ngd chip.pcf
par -w -ol med chip_map.ncd chip.ncd chip.pcf
bitgen -w -f ../script/chip_par.ut chip.ncd
copy chip.bit ..\bit\
里面這個(gè)chip_par.ut保存了bitgen命令的選項(xiàng)，也可以不用這個(gè)文件，都加在命令行里。
后面是chip_syn.tcl：
project -new
#add_file options
add_file -constraint "../script/chip_syn.sdc"
add_file -verilog "../src/src1.v"
add_file -verilog "../src/src2.v"
add_file -verilog "../src/src3.v"
add_file -verilog "../src/src4.v"
add_file -verilog "../src/src5.v"
add_file -verilog "../src/src6.v"
add_file -verilog "../src/src7.v"
add_file -verilog "../src/src8.v"
#device options
set_option -technology SPARTAN2
set_option -part XC2S200
set_option -package FG456
set_option -speed_grade -5
#compilation/mapping options
set_option -default_enum_encoding default
set_option -symbolic_fsm_compiler 0
set_option -resource_sharing 0
set_option -use_fsm_explorer 0
#map options
set_option -frequency 50.000
set_option -fanout_limit 100
set_option -disable_io_insertion 0
set_option -pipe 0
set_option -fixgatedclocks 0
set_option -retiming 0
set_option -modular 0
set_option -update_models_cp 0
set_option -verification_mode 0
#simulation options
set_option -write_verilog 0
set_option -write_vhdl 0
#automatic place and route (vendor) options
set_option -write_apr_constraint 0
#set result format/file last
project -result_file "rev_1/chip.edf"
#implementation attributes
set_option -vlog_std v2001
project -run
只是個(gè)人的一點(diǎn)建議，版本控制只要做了就可以，保存archive也要知道這個(gè)東東怎么來的，下次可以保證還作出來同樣的東東。保存命令行也要知道所有的軟件版本等。