組合邏輯

1，敏感變量的描述完備性
Verilog中，用always塊設(shè)計(jì)組合邏輯電路時(shí)，在賦值表達(dá)式右端參與賦值的所有信號都必須在always @(敏感電平列表)中列出,always中if語句的判斷表達(dá)式必須在敏感電平列表中列出。如果在賦值表達(dá)式右端引用了敏感電平列表中沒有列出的信號，在綜合時(shí)將會為沒有列出的信號隱含地產(chǎn)生一個(gè)透明鎖存器。這是因?yàn)樵撔盘柕淖兓粫⒖桃鹚x值的變化，而必須等到敏感電平列表中的某一個(gè)信號變化時(shí)，它的作用才表現(xiàn)出來，即相當(dāng)于存在一個(gè)透明鎖器，把該信號的變化暫存起來，待敏感電平列表中的某一個(gè)信號變化時(shí)再起作用，純組合邏輯電路不可能作到這一點(diǎn)。綜合器會發(fā)出警告。

Example1:
input a,b,c;
reg e,d;
always @(a or b or c)
begin
e=d&a&b; /*d沒有在敏感電平列表中,d變化時(shí)e不會立刻變化,直到a,b,c中某一個(gè)變
化*/
d=e |c;
end
Example2:
input a,b,c;
reg e,d;
always @(a or b or c or d)
begin
e=d&a&b; /*d在敏感電平列表中,d變化時(shí)e立刻變化*/
d=e |c;
end
2, 條件的描述完備性
如果if語句和case語句的條件描述不完備，也會造成不必要的鎖存器。
Example1:
if (a==1'b1) q=1'b1;//如果a==1'b0,q=? q將保持原值不變，生成鎖存器！
Example2:
if (a==1'b1) q=1'b1;
else q=1'b0;//q有明確的值。不會生成鎖存器！
Example3:
reg[1:0] a,q;
....
case (a)
2'b00 : q=2'b00;
2'b01 : q=2'b11;//如果a==2'b10或a==2'b11,q=? q將保持原值不變，鎖存器！
endcase
Example4:
reg[1:0] a,q;
....
case (a)
2'b00 : q=2'b00;
2'b01 : q=2'b11;
default: q=2'b00;//q有明確的值。不會生成鎖存器！
endcase
Verilog中端口的描述
1，端口的位寬最好定義在I/O說明中,不要放在數(shù)據(jù)類型定義中；
Example1:
module test(addr,read,write,datain,dataout)
input[7:0] datain;
input[15:0] addr;
input read,write;
output[7:0] dataout; //要這樣定義端口的位寬！
wire addr,read,write,datain;
reg dataout;
Example2:
module test(addr,read,write,datain,dataout)
input datain,addr,read,write;
output dataout;
wire[15:0] addr;
wire[7:0] datain;
wire read,write;
reg[7:0] dataout; // 不要這樣定義端口的位寬！！
2，端口的I/O與數(shù)據(jù)類型的關(guān)系：
端口的I/O 端 口 的 數(shù) 據(jù) 類 型
module內(nèi)部 module外部
input wire wire或reg
output wire或reg wire
inout wire wire
3，assign語句的左端變量必須是wire；直接用"="給變量賦值時(shí)左端變量必須是reg！
Example:
assign a=b; //a必須被定義為wire?。?br /> ********
begin
a=b; //a必須被定義為reg！
end
VHDL 中 STD_LOGIC_VECTOR 和 INTEGER 的區(qū)別
例如 A 是INTEGER型，范圍從0到255；B是STD_LOGIC_VECTOR，定義為8位。A累加到255
時(shí)，
再加1就一直保持255不變，不會自動反轉(zhuǎn)到0，除非令其為0；而B累加到255時(shí)，再加1就
會自動反轉(zhuǎn)到0。所以在使用時(shí)要特別注意！
以觸發(fā)器為例說明描述的規(guī)范性
1，無置位/清零的時(shí)序邏輯
always @( posedge CLK)
begin
Q<=D;
end
2，有異步置位/清零的時(shí)序邏輯
異步置位/清零是與時(shí)鐘無關(guān)的，當(dāng)異步置位/清零信號到來時(shí)，觸發(fā)器的輸出立即
被置為1或0，不需要等到時(shí)鐘沿到來才置位/清零。所以，必須要把置位/清零信號
列入always塊的事件控制表達(dá)式。
always @( posedge CLK or negedge RESET)
begin
if (!RESET)
Q=0;
else
Q<=D;
end
3，有同步置位/清零的時(shí)序邏輯
同步置位/清零是指只有在時(shí)鐘的有效跳變時(shí)刻置位/清零，才能使觸發(fā)器的輸出分
別轉(zhuǎn)換為1或0。所以，不要把置位/清零信號列入always塊的事件控制表達(dá)式。但是
必須在always塊中首先檢查置位/清零信號的電平。
always @( posedge CLK )
begin
if (!RESET)
Q=0;
else
Q<=D;
end

結(jié)構(gòu)規(guī)范性

在整個(gè)芯片設(shè)計(jì)項(xiàng)目中，行為設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)的編碼是最重要的一個(gè)步驟。
它對邏輯綜合和布線結(jié)果、時(shí)序測定、校驗(yàn)?zāi)芰?、測試能力甚至產(chǎn)品支持
都有重要的影響?？紤]到仿真器和真實(shí)的邏輯電路之間的差異，為了有效的
進(jìn)行仿真測試：
1，避免使用內(nèi)部生成的時(shí)鐘
內(nèi)部生成的時(shí)鐘稱為門生時(shí)鐘（gated clock）。如果外部輸入時(shí)鐘和門生時(shí)鐘同
時(shí)驅(qū)動，
則不可避免的兩者的步調(diào)不一致，造成邏輯混亂。而且，門生時(shí)鐘將會增加測試的
難度
和時(shí)間。
2，絕對避免使用內(nèi)部生成的異步置位/清零信號
內(nèi)部生成的置位/清零信號會引起測試問題。使某些輸出信號被置位或清零，無法
正常
測試。
3，避免使用鎖存器
鎖存器可能引起測試問題。對于測試向量自動生成（ATPG），
為了使掃描進(jìn)行，鎖存器需要置為透明模式（transparent mode），
反過來，測試鎖存器需要構(gòu)造特定的向量，這可非同一般。
4，時(shí)序過程要有明確的復(fù)位值
使觸發(fā)器帶有復(fù)位端，在制造測試、ATPG以及模擬初始化時(shí)，可以對整個(gè)電路進(jìn)行
快速復(fù)位。
5，避免模塊內(nèi)的三態(tài)/雙向
內(nèi)部三態(tài)信號在制造測試和邏輯綜合過程中難于處理.