你也可以使用MB_Halted信號(hào)來(lái)觸發(fā)一個(gè)集成邏輯分析器，或者在多核系統(tǒng)中，暫停其他MicroBlaze軟核（連接到它們的DBG_STOP端）。
當(dāng)啟動(dòng)擴(kuò)展調(diào)試功能時(shí)，交叉觸發(fā)功能可以和MDM一起使用。MDM在所有連接的處理器中，提供可編程的交叉觸發(fā)功能，包括外部觸發(fā)的輸入端和輸出端?？梢圆殚哅icroBlaze Debug Module Product Guide手冊(cè)查看細(xì)節(jié)。

MicroBlaze最多支持8個(gè)交叉觸發(fā)動(dòng)作。交叉觸發(fā)動(dòng)作由相對(duì)應(yīng)的MDM交叉觸發(fā)輸出產(chǎn)生，兩者通過(guò)調(diào)試總線連接。

可以有兩個(gè)地方設(shè)置擴(kuò)展調(diào)試功能：一個(gè)是前面提到的調(diào)試配置頁(yè)，另一個(gè)是在運(yùn)行MicroBlaze的Block Antomation時(shí)，選擇該功能。
另外，還要在MDM模塊的配置頁(yè)中，使能交叉觸發(fā)功能（Enable Cross Trigger）。MDM模塊可以最多配置4組外部觸發(fā)的輸入和輸出。
最后，運(yùn)行Connection Automation，連接交叉觸發(fā)信號(hào)到ILA(ILA教程)。
...

五、自定義邏輯

Vivado的IP管理器允許用戶和第三方IP核開發(fā)者將自定義的IP核添加到Vivado的IP核目錄中。這樣用戶就能在Vivado中實(shí)例化第三方IP核了。
當(dāng)IP開發(fā)者使用Vivado的IP管理器打包IP核時(shí)，IP的使用者對(duì)xilinx提供的IP核，還是第三方IP，亦或用戶定義的IP，都有一樣的使用體驗(yàn)。
IP開發(fā)者可以使用IP管理器打包IP文件，并把數(shù)據(jù)放入ZIP文件。IP使用者接收這個(gè)ZIP文件，安裝到Vivado的IP目錄中，然后用戶就可以使用這個(gè)IP核了。

推薦：為了保證IP核的質(zhì)量，建議IP開發(fā)者在用用戶的使用工作流中運(yùn)行每一個(gè)IP核，確保每個(gè)IP核都是可用的。

六、完成連接（Completing Connections）

當(dāng)你配置完了MicroBlaze處理器，就可以開始實(shí)例化其他IP核，繼續(xù)你的設(shè)計(jì)。
在Canvas(放置Block的面板)上，右擊，選擇Add IP。
你可以使用兩個(gè)內(nèi)置的特性來(lái)完成子系統(tǒng)剩余部分的IP核設(shè)計(jì)：Block Automation和Conncetions Automation，幫助你放置一個(gè)基本的微處理器系統(tǒng)，并且/或者連接端口到外部I/O口。

Block Automation
當(dāng)block design中實(shí)例化了一個(gè)ZYNQ7處理系統(tǒng)或者M(jìn)icroBlaze處理器時(shí)，Block Automation功能就可以使用。

1、點(diǎn)擊Run Block Automation，幫助你完成一個(gè)簡(jiǎn)單的MicroBlaze系統(tǒng)。
Run Block Automation對(duì)話框提供了一個(gè)微處理器系統(tǒng)必需的基本特性。

2、單擊OK。
Using Connection Automation
當(dāng)IP集成工具發(fā)現(xiàn)canvas上的IP實(shí)例化之間，存在可能的連接時(shí)，它會(huì)打開Connection Automation功能。
例如，我另外添加了兩個(gè)IP核，GPIO和Uartlite。IP集成工具會(huì)決定一下連接：
---處理器的ext_reset_in引腳必須連接到一個(gè)復(fù)位源，復(fù)位源可以是內(nèi)部的復(fù)位源，或者是外部輸入引腳。
---時(shí)鐘模塊的CLK_IN_1_D引腳必須連接到一個(gè)內(nèi)部時(shí)鐘源，或者外部輸入引腳。
---AXI GPIO的s_axi必須接到一個(gè)主機(jī)的AXI接口上。
---AXI GPIO的核心gpio必須接到外部的IO引腳。
---Uartlite的s_axi必須接到一個(gè)主機(jī)的AXI接口上。
---Uartlite的uart必須接到外部引腳上。

Using Board Automation
當(dāng)使用像KC705這種刁刁的板子的時(shí)候，Vivado提供了Board Automation（像我這種撐死只有Nexys4的屌絲，只能......怒略一記）

Manual Connections in an IP Integrator Design
（譯者注：一般連線方式，可以手動(dòng)連接，類似于AD畫板子軟件里的那種）

Manual Creating and Connecting to I/O Ports
你可以在IP工具中創(chuàng)建外部IO端口。你可以選擇信號(hào)或者接口到外部的IO端口，通過(guò)選擇一個(gè)引腳，總線或者接口連接。

具體辦法是，在模塊的引腳接口處，右擊。在彈出的菜單中，選擇：
---Make External.可以用多選操作（Ctrl+Click）選擇多個(gè)端口。這個(gè)命令的作用是連接模塊上的引腳到外部引腳。
startgroup
create_bd_intf_port -mode Master -vlnv xilinx.com:interface:gpio_rtl:1.0 GPIO
connect_bd_intf_net [get_bd_intf_pins axi_gpio_0/GPIO] [get_bd_intf_ports GPIO]
endgroup
（這是該操作的tcl命令，第一句話是創(chuàng)建端口，第二句話是連接）

---Create Port.對(duì)非信號(hào)接口使用該命令，如clock,reset,或者uart_txd.創(chuàng)建的時(shí)候，可以設(shè)定很多參數(shù)，比如輸出/輸出，位寬，類型等等。如果是時(shí)鐘，需要指定它的頻率。
startgroup
create_bd_port -dir I -type clk aa
set_property CONFIG.FREQ_HZ 100000000 [get_bd_ports aa]
endgroup
（這是該操作的tcl命令，第一句話是創(chuàng)建端口，第二句話是設(shè)置參數(shù)）

---Create Interface Port。對(duì)同一個(gè)功能的一組信號(hào)接口創(chuàng)建此類端口。例如，S_AXI是一些Xilinx IP的接口端口。這個(gè)接口還可以指定接口的類型和模式（主機(jī)還是從機(jī)）。

Memory Mapping in Address Editor

產(chǎn)生地址映射的方法如下：
1、單擊Address Editor。
2、單擊左邊的Auto Assign Address按鈕。（按鈕在左側(cè)）

如果你從IP框圖產(chǎn)生RTL代碼時(shí)沒(méi)有第一次生成地址，會(huì)彈出一個(gè)提示框，提供一個(gè)自動(dòng)分配地址的工具。
你也可以在Offset Address和Range兩類輸入值，來(lái)設(shè)置地址。只有當(dāng)IP框圖中包含一個(gè)總線主機(jī)的IP核（例如ZYNQ7）時(shí)，Address Editor才會(huì)打開。

Running Design Rule Checks
Vivado實(shí)時(shí)進(jìn)行設(shè)計(jì)規(guī)則檢查。然而，錯(cuò)誤總是會(huì)發(fā)生。例如，時(shí)鐘引腳上的頻率也許沒(méi)有設(shè)置正確。
如果要運(yùn)行一個(gè)全面的檢查，可以單擊Validate Design。

Integrating a Block Design in the Top-Level Design
完成了上面的步驟后，還有兩個(gè)步驟需要做：
---產(chǎn)生輸出文件
---創(chuàng)建HDL封裝

在項(xiàng)目的源文件窗口創(chuàng)建文件。文件類型取決于項(xiàng)目新建時(shí)是verilog還是vhdl。具體方法如下：
1、在Block Design面板下，展開Design Source，選擇Generate Output Products。
2、在左側(cè)的工作流面板中的IP工具下，單擊Generate Block Design.
你可以在一個(gè)高層次設(shè)計(jì)中集成一個(gè)IP block。這樣做的方法是，在高層次的HDL文件中，實(shí)例化這個(gè)Block設(shè)計(jì)。

為了實(shí)例化一個(gè)更高的層次，在Block Design面板中的Design Sources中，右鍵design，選擇創(chuàng)建HDL封裝。

Vivado提供了兩種創(chuàng)建HDL封裝的方法：
---Vivado新建并自動(dòng)更新封裝，這是默認(rèn)選項(xiàng)。
---創(chuàng)建一個(gè)用戶可修改的腳本，這個(gè)腳本可以修改和保存。如果你選擇了這個(gè)，那你每次如果修改了block design中的端口，都需要修改手動(dòng)更新封裝。

到這里，你已經(jīng)為你的IP設(shè)計(jì)做好了HDL封裝，可以進(jìn)行后面的步驟了。

MicroBlaze處理器約束
IP工具已經(jīng)在產(chǎn)生輸出文件時(shí)，為IP核創(chuàng)建了約束文件；然而，你必須為自定義的IP或者更高層次的代碼設(shè)置約束。
一組約束，是XDC文件中的包含了設(shè)計(jì)約束的集合。有兩種約束：
---物理約束。定義了引腳放置，以及元胞（BRAM, LUT, Flip Flop）的絕對(duì)或者相對(duì)位置，還有器件的配置。
---時(shí)序約束。遵循SDC業(yè)界標(biāo)準(zhǔn)，定義了設(shè)計(jì)的頻率要求。如果沒(méi)有時(shí)序約束，Vivado僅僅會(huì)優(yōu)化線寬和布線擁堵。（如果沒(méi)有時(shí)序約束，Vivado的implementation就無(wú)法提高設(shè)計(jì)的性能。Vivado不支持UCF格式的約束）

關(guān)于時(shí)序約束，下面多說(shuō)兩句：
你有幾種使用約束集合的方法：
---一個(gè)約束集合中有多個(gè)約束文件
---多個(gè)約束集合，然而在分開的文件夾中。
---一個(gè)主約束文件，設(shè)計(jì)中的改變存于一個(gè)新的約束文件夾中。
---...
按功能，分開約束文件，有利于你從宏觀更清楚地把握約束策略，有利于應(yīng)對(duì)時(shí)序和實(shí)現(xiàn)過(guò)程中的變化。
約束水太深，又太重要，詳情查看官方文檔。Vivado Design Suite User Guide: Using Constraints

當(dāng)你完成了設(shè)計(jì)，也約束完了，現(xiàn)在可以進(jìn)行合成、實(shí)現(xiàn)、生成bit流了。

然后，就可以導(dǎo)入硬件到SDK了。具體方法是：
File->Export->Export Hardware for SDK，彈出對(duì)話框，提供一些選擇選項(xiàng)。你可以導(dǎo)出硬件定義和比特流，并打開SDK。然后，就可以開始編寫軟件了?；蛘撸阋部梢詮腟DK把elf文件導(dǎo)入到Vivado。