摘要: 基于ARM芯片和FPGA的特點(diǎn)，設(shè)計(jì)了一種ARM與FPGA人工神經(jīng)網(wǎng)絡(luò)處理器之間的通信方案。該方案采用ARM的ZDMA控制器對(duì)數(shù)據(jù)傳輸進(jìn)行控制，完成ARM與神經(jīng)網(wǎng)絡(luò)處理器的控制寄存器組、分布式存儲(chǔ)器、樣本存儲(chǔ)器等存儲(chǔ)體的數(shù)據(jù)交換。

引言
人工神經(jīng)網(wǎng)絡(luò)在很多領(lǐng)域得到了很好的應(yīng)用，尤其是具有分布存儲(chǔ)、并行處理、自學(xué)習(xí)、自組織以及非線(xiàn)性映射等特點(diǎn)的網(wǎng)絡(luò)應(yīng)用更加廣泛。嵌入式便攜設(shè)備也越來(lái)越多地得到應(yīng)用，多數(shù)是基于ARM內(nèi)核及現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的嵌入式應(yīng)用。某人工神經(jīng)網(wǎng)絡(luò)的FPGA處理器能夠?qū)?shù)據(jù)進(jìn)行運(yùn)算處理，為了實(shí)現(xiàn)集數(shù)據(jù)通信、操作控制和數(shù)據(jù)處理于一體的便攜式神經(jīng)網(wǎng)絡(luò)處理器，需要設(shè)計(jì)一種基于嵌入式ARM內(nèi)核及現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的主從結(jié)構(gòu)處理系統(tǒng)滿(mǎn)足要求。

1 人工神經(jīng)網(wǎng)絡(luò)處理器

1.1 人工神經(jīng)網(wǎng)絡(luò)模型
人工神經(jīng)網(wǎng)絡(luò)是基于模仿大腦功能而建立的一種信息處理系統(tǒng)。它實(shí)際上是由大量的、很簡(jiǎn)單的處理單元(或稱(chēng)神經(jīng)元)，通過(guò)廣泛的互相連接而形成的復(fù)雜網(wǎng)絡(luò)系統(tǒng)。最早的神經(jīng)元模型是MP模型，由輸入X、連接權(quán)值W和閾值θ、激活函數(shù)f和輸出O組成,如圖1所示。

圖1 人工神經(jīng)元的MP模型

神經(jīng)元j的輸出為:

式中：netj是神經(jīng)元j的凈輸入，xi是神經(jīng)元j的輸入，wij是神經(jīng)元i到神經(jīng)元j的權(quán)值，θj是神經(jīng)元j的閾值，f()是神經(jīng)元凈輸入和輸出之間的變換函數(shù)，稱(chēng)為激活函數(shù)。[1]
后來(lái)的各種網(wǎng)絡(luò)模型基本都由這幾個(gè)因素構(gòu)成，例如圖2的三層BP神經(jīng)網(wǎng)絡(luò)模型。

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圖2 三層BP神經(jīng)網(wǎng)絡(luò)模型

三層BP網(wǎng)絡(luò)的標(biāo)準(zhǔn)學(xué)習(xí)算法如下[2],當(dāng)網(wǎng)絡(luò)輸出與期望輸出不等時(shí)，存在輸出誤差E，定義如下:

進(jìn)一步展開(kāi)，是各層權(quán)值wij(隱層到輸出層)、vij（輸入層到隱層）的函數(shù):

要使誤差不斷減小，需對(duì)權(quán)值進(jìn)行處理，最終的權(quán)值調(diào)整的公式為：

三層前饋神經(jīng)網(wǎng)絡(luò)的BP學(xué)習(xí)算法的向量形式如下，對(duì)于輸出層：

容易看出，各層權(quán)值調(diào)整公式均由3個(gè)因素決定，即學(xué)習(xí)率η、本層輸出的誤差信號(hào)δ以及本層出入信號(hào)Y(或X)。其中，輸出層誤差信號(hào)與網(wǎng)絡(luò)的期望輸出與實(shí)際輸出之差有關(guān)，直接反映了輸出誤差，而各隱層的誤差信號(hào)與前面各層的誤差信號(hào)都有關(guān)，是從輸出層開(kāi)始逐層反傳過(guò)來(lái)的。

神經(jīng)網(wǎng)絡(luò)的訓(xùn)練學(xué)習(xí)的過(guò)程就是通過(guò)不斷地調(diào)整各個(gè)節(jié)點(diǎn)的權(quán)值，使輸出誤差達(dá)到最小，最終獲得穩(wěn)定可靠的權(quán)值，實(shí)現(xiàn)網(wǎng)絡(luò)的預(yù)定功能。

1.2 人工神經(jīng)網(wǎng)絡(luò)的FPGA實(shí)現(xiàn)
算法公式實(shí)際隱含著各種運(yùn)算過(guò)程，乘累加計(jì)算、激活函數(shù)及其導(dǎo)數(shù)的計(jì)算和邏輯運(yùn)算是3種必不可少的運(yùn)算，因此FPGA的實(shí)現(xiàn)主要是各種運(yùn)算器的設(shè)計(jì)和連接。處理器要處理各種類(lèi)型的數(shù)據(jù)，樣本數(shù)據(jù)X（訓(xùn)練樣本、實(shí)際樣本），網(wǎng)絡(luò)參數(shù)（學(xué)習(xí)速率η、每層神經(jīng)元個(gè)數(shù)n等）和權(quán)值W是必不可少的。網(wǎng)絡(luò)參數(shù)和初始權(quán)值用來(lái)對(duì)網(wǎng)絡(luò)初始化,訓(xùn)練樣本用來(lái)訓(xùn)練網(wǎng)絡(luò)學(xué)習(xí),最后在網(wǎng)絡(luò)應(yīng)用階段對(duì)實(shí)際樣本進(jìn)行處理。

圖3 神經(jīng)網(wǎng)絡(luò)的運(yùn)算模塊和數(shù)據(jù)存儲(chǔ)結(jié)構(gòu)圖
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