2.2.2 密鑰擴展模塊
密鑰擴展模塊設計比較簡單，只需要4 個S 盒和一個輪常數(shù)字計算模塊，外加一些異或運算和邏輯連線即可完成。密鑰擴展模塊也是一個迭代運算的結(jié)構，與加密模塊的輪運算同步，即每個時鐘計算出一輪加密的密鑰。

當解密密鑰更新時，密鑰擴展模塊計算出的各輪密鑰作為解密的輪密鑰，需要按每個時鐘存儲在RAM 中，解密運算時從RAM 中讀取。

2.3 接口設計

模塊的外部接口采用了16 位數(shù)據(jù)總線的接口。由于輸入的加密密鑰和解密密鑰各128 位， 占用地址為128×2/16=16 個。另外，加密需要一個輸入明文寄存器和一個輸出密文寄存器，解密需要一個輸入密文寄存器和一個輸出明文寄存器。因此芯片地址數(shù)總共20，即需要5 位地址線。接口讀寫時序的設計以TMS320C5509 型號數(shù)字信號處理器（DSP）總線讀寫時序作為標準。16 位數(shù)據(jù)線采用雙向三態(tài)設計。16 位三態(tài)口由片選信號CS 和讀使能信號RDE 控制，當CS 和RDE 均有效時三態(tài)口數(shù)值為輸出數(shù)據(jù)寄存器的值以輸出數(shù)據(jù)，否則三態(tài)口數(shù)值為高阻將數(shù)據(jù)輸入。

3 測試與分析

3.1 加密模塊和解密模塊功能仿真

用Xilinx ISE Simulator 分別對加密模塊和解密模塊進行信號仿真，仿真圖如圖3 和圖4 所示。

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兩圖中text_in[127:0]為輸入數(shù)據(jù)，key[127:0]為密鑰，text_in[127:0]為輸出數(shù)據(jù)。在圖4 和圖5 中，明文均為（3243,
F6A8, 885A, 308D, 3131, 98A2, E037, 0734 H），密鑰均為（2B7E, 1516, 28AE, D2A6, ABF7, 1588, 09CF, 4F3C H），密文均為（3925, 841D, 02DC, 09FB, DC11, 8597, 196A, 0B32H），證明其加密和解密正確。

3.2 功能測試

將設計的FPGA 模塊連接到TI 的5509 的DSP 開發(fā)板的總線擴展口，F(xiàn)PGA 模塊通過JTAG 線與計算機連接，DSP開發(fā)板通過仿真器與計算機連接。 通過C 程序?qū)⒚魑暮兔荑€寫入FPGA 模塊，加密后讀出密文，解密過程與之類似。通過DSP 測試，結(jié)果與3.1 仿真結(jié)果完全一致，證明AES算法在FPGA 上準確實現(xiàn)。

使用在線調(diào)試邏輯分析軟件通過JTAG 口對FPGA 總線接口的信號波形進行采樣并顯示，地址、數(shù)據(jù)和控制信號正確。通過加密或解密時連續(xù)輸出128 bit 結(jié)果間隔的時鐘數(shù)可以計算出，在50 MHz 時，數(shù)據(jù)處理能力可達530 Mb/s。

4 結(jié)語

所采用的AES 算法設計采用16 位并行總線接口，能方便的與上層處理器擴展。在算法實現(xiàn)上，采用多輪運算共用一個輪結(jié)構的迭代結(jié)構，適用于在較少邏輯資源的FPGA 芯片上實現(xiàn)，滿足了較高吞吐率和較小的芯片面積的應用需求，能滿足當前各種數(shù)據(jù)流的加密。算法的實現(xiàn)采用ROM 來實現(xiàn)字節(jié)替換，同時優(yōu)化實現(xiàn)列混淆運算。該設計在賽靈思（Xilinx）公司的xc3s500e 芯片上實現(xiàn)，僅占用4230 個Slice，其中7222 個LUT 和1758 個觸發(fā)器，消耗的邏輯資源較少。