本文探討在Virtex-5 FPGA中實(shí)現(xiàn)設(shè)計(jì)的一些難題，然后用一個(gè)項(xiàng)目作為示范來詳解充分利用其功能集的技法。設(shè)計(jì)過程包括幾個(gè)步驟，從針對應(yīng)用選擇適合的Virtex-5開始。為便于本文敘述，我們假定IP模塊已經(jīng)過匯編，并且已經(jīng)就緒備用或已經(jīng)用CORE Generator生成。

針對應(yīng)用選擇適合的器件

多數(shù)音視頻采集器件都支持單信道，以Y/Cr/Cb數(shù)據(jù)格式生成源同步數(shù)字信號。DSP雖然有能力采集數(shù)字音視頻信號，也能夠執(zhí)行數(shù)字信號處理任務(wù)，但通常卻僅支持少數(shù)幾條信道。本設(shè)計(jì)選擇了FPGA，事實(shí)證明這對于多信道輸入任務(wù)和信號處理任務(wù)都是良好的替代方案。

圖 1所示為典型的安全視頻監(jiān)視系統(tǒng)，其中有一個(gè)3G/SD/HD/SDI視頻接口。在此設(shè)計(jì)中，攝像頭將3G—SDI格式的信息傳送到電路板，后者繼而收集數(shù)據(jù)，并且以145.5MHz的最高時(shí)鐘頻率將其轉(zhuǎn)換成10位(Y/Cr/Cb格式)的源同步視頻數(shù)據(jù)(10/20位的接口)。電路板以 96kHz的最高時(shí)鐘頻率處理源同步音頻數(shù)據(jù)。

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這里，存儲(chǔ)器的容量是512Mb，寬度是32位，所以FPGA必須支持高達(dá)2Gb的擴(kuò)展能力。

對于這個(gè)設(shè)計(jì)來說，F(xiàn)PGA必須支持多達(dá)十條數(shù)字音視頻源同步輸入信道(20位源同步Y(jié)/Cr/Cb數(shù)據(jù)格式)，并且必須可按照SD/HD數(shù)據(jù)格式配置。其他要求還包括音視頻信號處理和可選壓縮算法、帶有高級DMA引擎的中央處理單元和一個(gè)用來連接VGA顯示器或標(biāo)準(zhǔn)型電視機(jī)的音視頻輸出端口等。

要滿足這些技術(shù)條件，在實(shí)現(xiàn)設(shè)計(jì)時(shí)必須考慮幾個(gè)因素。其中的主要因素是時(shí)鐘要求分析、初始布局規(guī)劃、核生成和IP集成、時(shí)序約束定義以及布局布線后的時(shí)序分析和時(shí)序校正。但首先要決定FPGA的選擇。

FPGA的選擇

我們根據(jù)幾個(gè)因素進(jìn)行選擇。器件需要滿足預(yù)計(jì)的I/O要求，并且必須具有相應(yīng)數(shù)量的邏輯單元、適宜的Block RAM尺寸以及一定數(shù)量的時(shí)鐘緩沖器和時(shí)鐘管理器件，如鎖相環(huán)(PLL)、數(shù)字時(shí)鐘管理(DcM)模塊和乘累加模塊?；谶@些需求，我們選擇了 Virtex-5 XCVSX95T-FF1136。

時(shí)鐘要求分析

選擇FPGA之后，我們開始設(shè)計(jì)過程，即分析時(shí)鐘控制要求，然后將信號映射到I/O組或I/O引腳。

對于時(shí)鐘要求分析，重要的是考慮以下幾個(gè)因素：FPGA是否具有足夠的時(shí)鐘功能I/O線和全局時(shí)鐘I/O線?是否有足夠的PLL、DCM和全局時(shí)鐘緩沖器?全局時(shí)鐘I/O緩沖器是否支持所要求的最高頻率?

本設(shè)計(jì)的時(shí)鐘控制要求包括：一個(gè)以150MHz-200MHz頻率運(yùn)行的全局系統(tǒng)時(shí)鐘，具有若干PLL供所有內(nèi)部邏輯用來進(jìn)行處理；一個(gè)以 250MHz頻率運(yùn)行的全局時(shí)鐘，具有PLL/DCM的PCI Express鏈接；一個(gè)以250MHz頻率運(yùn)行的全局時(shí)鐘緩沖器(帶有PLL和DCM)用于以太網(wǎng)MAC；以及一個(gè)200MHz的時(shí)鐘(由 PLL/DCM生成)，用于I/O模塊中的逐位去歪斜等。

我們總共需要4~6個(gè)全局時(shí)鐘緩沖器和16個(gè)局部時(shí)鐘緩沖器。FPGA XCVSX95T-FF1136提供每組20個(gè)全局時(shí)鐘輸入引腳和4個(gè)時(shí)鐘功能I/O。也可將I/O組的時(shí)鐘功能引腳直接連接到區(qū)域緩沖器或I/O緩沖器，并且將其用于特定區(qū)域或相鄰區(qū)域。另外，各GTP/MGT還有一個(gè)參考時(shí)鐘輸入引腳。

初始布局規(guī)劃

初始布局計(jì)劃是設(shè)計(jì)的關(guān)鍵階段，因?yàn)榇藭r(shí)所作的決定將確定最終設(shè)計(jì)是否能滿足時(shí)序。其中組選擇和引腳分配是布局規(guī)劃的重要步驟。如何進(jìn)行這兩個(gè)步驟取決于FPGA周圍其他組件的布局。

Virtex—5 FPGA共有18個(gè)I/O組，可以將各種輸入/輸出對映射到這些I/O組。有幾個(gè)I/O組支持20對輸入/輸出或10個(gè)全局時(shí)鐘。其他I/O組則大多支持40對輸入/輸出，每對輸入/輸出上有4個(gè)輸入時(shí)鐘功能引腳和8個(gè)輸出時(shí)鐘功能引腳。

同時(shí)，上下兩牛個(gè)FPGA包括三個(gè)時(shí)鐘控制模塊(CMT)，即一個(gè)PLL和兩個(gè)DCM。對于需要上下兩半個(gè)器件中的PLL的所有全局時(shí)鐘信號，我們必須確保予以妥善映射，以使設(shè)計(jì)具有從全局時(shí)鐘輸入緩沖器到PLL的直接連接。然后我們使用剩下的14個(gè)I/O組，這些組支持40條I/O線，是單端/差分模式。每個(gè)組由4個(gè)單端時(shí)鐘功能引腳和8個(gè)差分時(shí)鐘功能引腳組成。接下來可以將時(shí)鐘功能引腳映射或連接到區(qū)域時(shí)鐘緩沖器或I/O時(shí)鐘緩沖器。

一般情況下，可以使用這些時(shí)鐘功能引腳和區(qū)域緩沖器來映射源同步時(shí)鐘輸入。區(qū)域緩沖器具有較低歪斜度，可以訪問三個(gè)區(qū)域(一個(gè)區(qū)域緩沖器所在的區(qū)域，以及其上和其下各一個(gè)區(qū)域)。但對于源同步數(shù)據(jù)的組選擇，我們傾向于只使用一個(gè)I/O組。如果需要其他IIO，則最好將I/O組用于已事先映射到相鄰組的數(shù)據(jù)信號。

設(shè)計(jì)的初始布局規(guī)劃按照幾個(gè)步驟進(jìn)行。首先將系統(tǒng)時(shí)鐘放在上半部，然后將自動(dòng)采集(可選)時(shí)鐘放在下半部。我們鎖定了每半部分的CMT，以滿足 I/O組的3/4要求。這樣映射能確保每半部分都留有兩個(gè)PLL/DCM(CMT)可用于PCI Express和千兆位以太網(wǎng)的MAC(SGMII)功能。

再把同步數(shù)據(jù)映射到含有區(qū)域時(shí)鐘的組，所以把10個(gè)音視頻信道輸入映射到剩下的I/O組。每條視頻信道由20條數(shù)據(jù)線、3個(gè)控制信號和3個(gè)視頻時(shí)鐘輸入組成。同時(shí)，每條音頻信道由4個(gè)數(shù)據(jù)信號、3個(gè)控制信號和1個(gè)音頻時(shí)鐘信號組成。這樣就滿足了32個(gè)信號至少使用兩個(gè)時(shí)鐘功能引腳的要求。

對于本設(shè)計(jì)，10個(gè)音視頻信道使用10個(gè)I/O組。我們將視頻時(shí)鐘和音頻時(shí)鐘映射到了時(shí)鐘功能引腳，以確保有效使用區(qū)域時(shí)鐘緩沖器和I/O時(shí)鐘緩沖器。根據(jù)PCB的要求，我們?yōu)橐粢曨l信道選擇了第5、 6、 13、 17、 18、 19、 20、 22和25組。

對于DDR存儲(chǔ)器，設(shè)計(jì)支持1條32位的數(shù)據(jù)總線、14條地址線和若干條控制線。我們需要85~90個(gè)信號來映射DDR存儲(chǔ)器接口。根據(jù)PCB的布局，我們使用了I/O組11、23和15來映射DDR的全部I/0信號。由于 DDR存儲(chǔ)器按照系統(tǒng)時(shí)鐘工作，所以我們選擇將DDR生成的讀數(shù)據(jù)DQS信號映射到具有時(shí)鐘功能的I/O線。

核生成與IP集成

用CORE Generator生成核并且集成知識產(chǎn)權(quán)模塊的任務(wù)可能很棘手。

Virtex—5支持可以用CORE Generator工具生成的時(shí)鐘控制模塊的各種配置。其中包括若干濾波器時(shí)鐘抖動(dòng)PLL、一個(gè)具有濾波器時(shí)鐘抖動(dòng)功能的PLL-DCM對、一個(gè)具有輸出雙倍數(shù)據(jù)速率(ODDR)的PLL-DCM對或DCM、一個(gè)標(biāo)準(zhǔn)型相移時(shí)鐘DCM和若干動(dòng)態(tài)時(shí)鐘切換PLL。

要生成PLL，首先需要了解輸入是單端的還是差分的(示例設(shè)計(jì)中都是單端的)。然后，必須確定時(shí)鐘抖動(dòng)是否適宜(在我們的示例中是120皮秒)，以及是否使用了全局緩沖器來緩沖所有輸出。

每個(gè)PLL最多可生成6個(gè)不同頻率的時(shí)鐘。在我們的示例中，設(shè)計(jì)需要4個(gè)200MHz的系統(tǒng)時(shí)鐘和1個(gè)19.048MHz或39.096MHz的音頻采集時(shí)鐘。

為了使用ODDR觸發(fā)器在源同步輸出中驅(qū)動(dòng)時(shí)鐘，我們實(shí)現(xiàn)了一個(gè)DCM，用于驅(qū)動(dòng)ODDR觸發(fā)器來實(shí)現(xiàn)隨路時(shí)鐘控制。此DCM與我們用來進(jìn)行內(nèi)部時(shí)鐘控制的DCM并行運(yùn)行。

我們用CORE Generator生成了ASYCNFIFO或BlockRAM，并且用嵌入式微處理器核上的中斷邏輯來支持ECC，以完成數(shù)據(jù)錯(cuò)誤檢測。

在生成PCIExpress核時(shí)，我們必須確保參考時(shí)鐘具有與PC主板上的PCIExpress插槽輸出相同的性能(即100MHz)。另外，我們還需要確定該核需要多少基址寄存器(BAR)，以及BAR是存儲(chǔ)器映射還是I/O映射。我們?yōu)榈刂方獯a使用了BAR監(jiān)視器，這可以幫助生成BAR命中點(diǎn)。

在設(shè)計(jì)PCIExpress與系統(tǒng)局部總線之間的橋接器時(shí)，我們使用了BAR(起存儲(chǔ)器或I/O區(qū)域芯片選擇的作用)來訪問存儲(chǔ)器映射或I/O映射的寄存器或BlockRAM，確保該核及總線能正確訪問所有寄存器或BlockRAM。

如果上述任何點(diǎn)未命中，則主機(jī)PC在嘗試傳遞和執(zhí)行讀事務(wù)時(shí)就不會(huì)得到任何響應(yīng)。主機(jī)PC會(huì)進(jìn)入未知的狀態(tài)，或者產(chǎn)生無法恢復(fù)的錯(cuò)誤。

對于IP集成，必須為各FPGA分別使用一個(gè)時(shí)鐘復(fù)位模塊。異步復(fù)位必須與每個(gè)時(shí)鐘都同步，無論是全局時(shí)鐘還是區(qū)域時(shí)鐘。就內(nèi)部而言，復(fù)位信號是相對于特定的時(shí)鐘而異步有效置位和同步無效置位，而其輸出則施加到各時(shí)鐘所屬的特定模塊。需要確保已經(jīng)將所有全局輸入時(shí)鐘連接到用CoreGen生成的 PLL/DCM核。

將區(qū)域時(shí)鐘連接到BUFR/BUFIO。另外，為了避免布局布線工具使用不必要的布線資源，只能僅生成必要的復(fù)位信號。需要確保將PLL/DCM的鎖存條件傳送給外部引腳或配置寄存器。示例中，我們僅將200MHz系統(tǒng)時(shí)鐘的PLL鎖存器連接到了I/O引腳。

因?yàn)槲覀兪窃谟酶咚僭赐捷斎牒洼敵鲞M(jìn)行設(shè)計(jì)，所以Virtex-5的逐位去歪斜功能幫助我們在輸入和輸出級滿足建立和保持要求，逐位去歪斜功能內(nèi)置于所有I/O模塊(10DELAY基元)。對于源同步輸入，源同步時(shí)鐘使用BUFIO或BUFR，因此會(huì)引入附加延遲。為了補(bǔ)償此延遲，我們通過一個(gè)IODELAY實(shí)例來驅(qū)動(dòng)數(shù)據(jù)和時(shí)鐘輸入，該實(shí)例是按照具有已知延遲計(jì)數(shù)的輸入延遲模式配置的。我們通過修改延遲計(jì)數(shù)值來幫助滿足輸入級的時(shí)序要求。

輸出級的情況與此相似。因?yàn)橥綍r(shí)鐘信號是隨數(shù)據(jù)傳送，我們需要確保數(shù)據(jù)和時(shí)鐘信號的傳送方式能滿足FPGA或ASIC在另一端的建立和保持要求。對于時(shí)鐘和數(shù)據(jù)輸出，我們都使用了按照具有已知延遲計(jì)數(shù)值的輸出延遲模式配置的IODELAY實(shí)例。

時(shí)序考慮事項(xiàng)和約束定義

生成并實(shí)現(xiàn)IP之后，下一步是執(zhí)行時(shí)序。我們對所有輸入時(shí)鐘的周期、抖動(dòng)和輸入偏移延遲進(jìn)行了約束，并且設(shè)置了相對于源時(shí)鐘的所有輸出延遲和輸入對輸出的延遲。然后在用戶約束文件(UCF)中建立了時(shí)序和布局約束。

我們將所有輸入時(shí)鐘約束為特定頻率，并且用以下UCF代碼定義了抖動(dòng)輸入：

NET"i_clk_200_s"TNM_NET="IN_200_CLKGRP"；TIMESPEC"IN_200_CLKGRP"=PERIOD5nsHIGH50％INPUT_JITTER0.1ns

對于源同步數(shù)據(jù)，在SDR的情況下，我們可以將輸入時(shí)鐘設(shè)置為0度相移或180度相移，而在DDR的情況下可以將其設(shè)置為90度相移。圖2所示為時(shí)鐘在90度相移時(shí)的源同步DDR數(shù)據(jù)輸入時(shí)序。

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對于PCIExpress核和千兆位以太網(wǎng)MAC核上的時(shí)序約束，我們按照CORE Generator示例中的定義對Block RAM和PLL/DCM使用了所有時(shí)序和布局約束。

因?yàn)樵S多Virtex—5設(shè)計(jì)都使用多個(gè)異步時(shí)鐘，所以我們必須在設(shè)計(jì)中定義偽通路，以使這些時(shí)鐘不受影響。

布局布線后的時(shí)序分析和時(shí)序校正

對設(shè)計(jì)進(jìn)行布局布線后，我們運(yùn)行了靜態(tài)時(shí)序分析(STA)和時(shí)序仿真，以了解是否存在其他時(shí)序錯(cuò)誤。對于STA，我們確保時(shí)序報(bào)告涵蓋了有約束和無約束的全部通路。通過使用STA報(bào)告，我們可以鑒定輸入/輸出時(shí)序和內(nèi)部系統(tǒng)時(shí)序。

事實(shí)證明，基于Virtex—5的FPGA非常適合我們的視頻監(jiān)視系統(tǒng)的要求。區(qū)域時(shí)鐘緩沖器和I/O時(shí)鐘緩沖器使我們能夠支持多信道源同步音視頻輸入。而且，該器件的PCI Express和千兆位以太網(wǎng)MAc硬宏為我們提供了進(jìn)行遠(yuǎn)程監(jiān)視所需的全球連接能力。

在未來的設(shè)計(jì)工作中，我們將可依靠前期規(guī)劃來確保有效使用特定FPGA的可用資源，設(shè)計(jì)出具有附加價(jià)值的產(chǎn)品。