DAC3550A是一款專(zhuān)為音頻應(yīng)用而設(shè)計(jì)的高精度數(shù)模轉(zhuǎn)換芯片，具有低功耗操作模式，連續(xù)采樣頻率從8KHz到50KHz均可自主選擇，這就給設(shè)計(jì)帶來(lái)了極大的靈活性;還提供了簡(jiǎn)潔的I2S總線接口和I2C總線接口，主控模塊正是通過(guò)I2C總線對(duì)DAC3550A三個(gè)寄存器AVOL(16bits)、GCFG(8bits)、SR_REG(8bits)寫(xiě)入相應(yīng)命令而實(shí)現(xiàn)控制的。DAC3550A接口電路圖設(shè)計(jì)如圖3所示。

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　　圖3 DAC3550A接口電路圖

　　MAS3507D可實(shí)現(xiàn)2階或3階的MPEG音頻解碼功能，內(nèi)嵌的功率管理器可降低低采樣頻率時(shí)的功率，并可以在芯片閑置時(shí)將其暫時(shí)斷電(power off)。該芯片還可以對(duì)音效進(jìn)行調(diào)整，以滿足用戶不同需求;為輸出音頻數(shù)據(jù)而提供的I2S總線端口使MAS3507D和DAC3550A的連線更加簡(jiǎn)潔方便。MAS3507D是通過(guò)給主控模塊的反饋實(shí)現(xiàn)對(duì)DAC3550A輸入控制的，MAS3507D DC/DC轉(zhuǎn)換接口電路如圖4所示。

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　　圖4　MAS3507D DC/DC轉(zhuǎn)換接口電路

　　開(kāi)發(fā)板工作流程

　　MP3應(yīng)用開(kāi)發(fā)板的工作流程為：

　　上電→提取用戶命令→讀存儲(chǔ)器→將MP3音頻文件送至MAS3507D進(jìn)行解碼→解碼后的數(shù)字信號(hào)經(jīng)DAC3550A數(shù)模轉(zhuǎn)換→模擬信號(hào)輸入耳機(jī)。

　　性能設(shè)計(jì)

　　設(shè)計(jì)過(guò)程中，為滿足今后功能擴(kuò)展及增強(qiáng)開(kāi)發(fā)平臺(tái)系列化的需要，我們對(duì)開(kāi)發(fā)板的功能布局做了很多調(diào)整。

　　我們將CoolRunner芯片與解碼芯片組連接的引腳設(shè)計(jì)成插針形式，可及時(shí)更新和選用新的解碼芯片組，而解碼芯片組決定著MP3播放器所能播放音頻文件的格式及音質(zhì)。低功耗是MP3播放器追求的一項(xiàng)重要指標(biāo)，開(kāi)發(fā)板中選用的XRC256XL芯片及解碼芯片組(MAS3507D和DAC3550A)均滿足了低功耗的要求。

　　布線要點(diǎn)

　　MP3應(yīng)用開(kāi)發(fā)板的設(shè)計(jì)軟件我們選用ProtelDXP。在布線時(shí)，我們注意到一些問(wèn)題，如I2C總線在高電平時(shí)對(duì)串?dāng)_和干擾的高度敏感性要求在總線或帶狀傳輸線超過(guò)10cm并且包含VDD和VSS時(shí)，布線必須按SDA、VDD、VSS和SCL從上到下的順序進(jìn)行;對(duì)MAS3507D和DAC3550A之間負(fù)責(zé)數(shù)據(jù)傳輸?shù)腎2S總線應(yīng)盡量減少布線長(zhǎng)度，并且避免周?chē)盘?hào)線的干擾。

　　MP3應(yīng)用開(kāi)發(fā)板的調(diào)試

　　我們?cè)O(shè)計(jì)了一個(gè)描述MP3主控模塊的IP Core，特別注意到了USB端口的下載功能及歌詞與音頻的同步顯示功能。

　　調(diào)試環(huán)境

　　仿真和綜合過(guò)程中，我們使用的EDA工具有：Xilinx公司開(kāi)發(fā)的ISE 6.2，Synplicity公司的Synplify Pro7.3以及Mentor Graphics公司的Modelsim SE5.7e。

　　調(diào)試流程

　　關(guān)鍵的測(cè)試流程如下：

　　(1)在ISE6.2下將修改后的IP Core編譯通過(guò)，編寫(xiě)測(cè)試文件。用Modelsim SE5.7e進(jìn)行功能仿真。該測(cè)試文件比較全面地考慮了實(shí)際情況，例如對(duì)I2C總線的數(shù)據(jù)線SDA和時(shí)鐘線SCL增加了上拉模塊PULLUP，以模擬實(shí)際中上拉電阻對(duì)I2C總線的上拉作用。該測(cè)試文件很好地模擬了主控模塊對(duì)各外圍器件的控制，全面反映了開(kāi)發(fā)板的工作情況，并且是在硬件制作完成之前就對(duì)主控模塊進(jìn)行功能和時(shí)序上的仿真驗(yàn)證，除了證明了源代碼功能上的正確性和時(shí)序上的精確性，同時(shí)還大大縮短了設(shè)計(jì)周期。

　　(2)調(diào)用Synplify Pro7.3對(duì)MP3主控模塊的源代碼進(jìn)行綜合，生成網(wǎng)表文件及布局布線約束文件等。

　　(3)利用ISE 6.2將網(wǎng)表中的邏輯符號(hào)門(mén)組裝到物理元件(CLB和IOB)中，并將元件放置到器件中進(jìn)行連接，同時(shí)提取出時(shí)序數(shù)據(jù)并生成各種報(bào)告。

　　(4)利用在布局布線中獲得的精確參數(shù)再次驗(yàn)證電路的時(shí)序，調(diào)用Modelsim SE5.7e進(jìn)行后仿真。

　　(5)燒寫(xiě)驗(yàn)證。編寫(xiě)UCF(User Constraints File)文件mp3.ucf，設(shè)置好全局約束、端口約束等，然后使用ISE集成的配置工具iMPACT，生成PROM格式的配置文件，再將其通過(guò)JTAG端口下載至自行設(shè)計(jì)成功的MP3應(yīng)用開(kāi)發(fā)板。在MP3音頻文件被下載至FLASH存儲(chǔ)器后，就可以對(duì)該IP Core進(jìn)行調(diào)試。經(jīng)調(diào)試，我們所預(yù)期的功能如播放、快進(jìn)、后退、靜音等，均得到的實(shí)現(xiàn)，表明調(diào)試成功。

　　結(jié)語(yǔ)

　　本文介紹了基于CoolRunner CPLD的MP3應(yīng)用開(kāi)發(fā)板的設(shè)計(jì)流程，驗(yàn)證了利用現(xiàn)有IP Core設(shè)計(jì)的可行性和高效性。在設(shè)計(jì)過(guò)程中，硬件(實(shí)驗(yàn)評(píng)估板)的設(shè)計(jì)和基于IP Core的算法設(shè)計(jì)可同步進(jìn)行，避免了兩者因異步帶來(lái)的設(shè)計(jì)周期的延長(zhǎng)。實(shí)踐證明本文的設(shè)計(jì)思路和實(shí)現(xiàn)方法是一種靈活、快速、可靠地開(kāi)發(fā)數(shù)字系統(tǒng)平臺(tái)的設(shè)計(jì)方案。