集電極開路輸出的結構

　　我們先來說說集電極開路輸出的結構。集電極開路輸出的結構如圖1所示，右邊的那個三極管集電極什么都不接，所以叫做集電極開路（左邊的三極管為反相之用，使輸入為“0”時，輸出也為“0”）。對于圖1，當左端的輸入為“0”時，前面的三極管截止（即集電極C跟發(fā)射極E之間相當于斷開），所以5V電源通過1K電阻加到右邊的三極管上，右邊的三極管導通（即相當于一個開關閉合）；當左端的輸入為“1”時，前面的三極管導通，而后面的三極管截止（相當于開關斷開）。

　　我們將圖1簡化成圖2的樣子。圖2中的開關受軟件控制，“1”時斷開，“0”時閉合。很明顯可以看出，當開關閉合時，輸出直接接地，所以輸出電平為0。而當開關斷開時，則輸出端懸空了，即高阻態(tài)。這時電平狀態(tài)未知，如果后面一個電阻負載（即使很輕的負載）到地，那么輸出端的電平就被這個負載拉到低電平了，所以這個電路是不能輸出高電平的。

　　再看圖三。圖三中那個1K的電阻即是上拉電阻。如果開關閉合，則有電流從1K電阻及開關上流過，但由于開關閉其它三個口帶內部上拉），當我們要使用輸入功能時，只要將輸出口設置為1即可，這樣就相當于那個開關斷開，而對于P0口來說，就是高阻態(tài)了。

　　對于漏極開路（OD）輸出，跟集電極開路輸出是十分類似的。將上面的三極管換成場效應管即可。這樣集電極就變成了漏極，OC就變成了OD，原理分析是一樣的。

　　另一種輸出結構是推挽輸出。推挽輸出的結構就是把上面的上拉電阻也換成一個開關，當要輸出高電平時，上面的開關通，下面的開關斷；而要輸出低電平時，則剛好相反。比起OC或者OD來說，這樣的推挽結構高、低電平驅動能力都很強。如果兩個輸出不同電平的輸出口接在一起的話，就會產生很大的電流，有可能將輸出口燒壞。而上面說的OC或OD輸出則不會有這樣的情況，因為上拉電阻提供的電流比較小。如果是推挽輸出的要設置為高阻態(tài)時，則兩個開關必須同時斷開（或者在輸出口上使用一個傳輸門），這樣可作為輸入狀態(tài)，AVR單片機的一些IO口就是這種結構。

　　開漏電路特點及應用

　　在電路設計時我們常常遇到開漏（open drain）和開集（open collector）的概念。

　　所謂開漏電路概念中提到的“漏”就是指MOSFET的漏極。同理，開集電路中的“集”就是指三極管的集電極。開漏電路就是指以MOSFET的漏極為輸出的電路。一般的用法是會在漏極外部的電路添加上拉電阻。完整的開漏電路應該由開漏器件和開漏上拉電阻組成。如圖1所示：

　　組成開漏形式的電路有以下幾個特點：

　　1. 利用外部電路的驅動能力，減少IC內部的驅動（或驅動比芯片電源電壓高的負載）。當IC內部MOSFET導通時，驅動電流是從外部的VCC流經R pull-up ，MOSFET到GND。IC內部僅需很下的柵極驅動電流。如圖1。

　　2. 可以將多個開漏輸出的Pin，連接到一條線上。形成 “與邏輯” 關系。如圖1，當PIN_A、PIN_B、PIN_C任意一個變低后，開漏線上的邏輯就為0了。這也是I2C，SMBus等總線判斷總線占用狀態(tài)的原理。如果作為輸出必須接上拉電阻。接容性負載時，下降延是芯片內的晶體管，是有源驅動，速度較快；上升延是無源的外接電阻，速度慢。如果要求速度高電阻選擇要小，功耗會大。所以負載電阻的選擇要兼顧功耗和速度。

　　3. 可以利用改變上拉電源的電壓，改變傳輸電平。如圖2， IC的邏輯電平由電源Vcc1決定，而輸出高電平則由Vcc2（上拉電阻的電源電壓）決定。這樣我們就可以用低電平邏輯控制輸出高電平邏輯了（這樣你就可以進行任意電平的轉換）。（例如加上上拉電阻就可以提供TTL/CMOS電平輸出等。）

　　4. 開漏Pin不連接外部的上拉電阻，則只能輸出低電平（因此對于經典的51單片機的P0口而言，要想做輸入輸出功能必須加外部上拉電阻，否則無法輸出高電平邏輯）。一般來說，開漏是用來連接不同電平的器件，匹配電平用的。

　　5. 標準的開漏腳一般只有輸出的能力。添加其它的判斷電路，才能具備雙向輸入、輸出的能力。

　　6.正常的CMOS輸出級是上、下兩個管子，把上面的管子去掉就是OPEN-DRAIN了。這種輸出的主要目的有兩個：電平轉換、線與。

　　7.線與功能主要用于有多個電路對同一信號進行拉低操作的場合，如果本電路不想拉低，就輸出高電平，因為OPEN-DRAIN上面的管子被拿掉，高電平是靠外接的上拉電阻實現(xiàn)的。（而正常的CMOS輸出級，如果出現(xiàn)一個輸出為高另外一個為低時，等于電源短路。）

　　8.OPEN-DRAIN提供了靈活的輸出方式，但是也有其弱點，就是帶來上升沿的延時。因為上升沿是通過外接上拉無源電阻對負載充電，所以當電阻選擇小時延時就小，但功耗大；反之延時大功耗小。所以如果對延時有要求，則建議用下降沿輸出。

　　應用中需注意： 1. 開漏和開集的原理類似，在許多應用中我們利用開集電路代替開漏電路。例如，某輸入Pin要求由開漏電路驅動。則我們常見的驅動方式是利用一個三極管組成開集電路來驅動它，即方便又節(jié)省成本。如圖4。

　　2. 上拉電阻R pull-up的阻值決定了邏輯電平轉換的沿的速度。阻值越大，速度越低功耗越小。反之亦然。

　　Push-Pull輸出就是一般所說的推挽輸出，在CMOS電路里面應該較CMOS輸出更合適，因為在CMOS里面的push－pull輸出能力不可能做得雙極那么大。輸出能力看IC內部輸出極N管P管的面積。和開漏輸出相比，push－pull的高低電平由IC的電源低定，不能簡單的做邏輯操作等。push－pull是現(xiàn)在CMOS電路里面用得最多的輸出級設計方式。

　　當然open drain也不是沒有代價，這就是輸出的驅動能力很差。輸出的驅動能力很差的說法不準確，驅動能力取決于IC中的末級晶體管功率。OD只是帶來上升沿的延時，因為上升沿是通過外接上拉無源電阻對負載充電的，當電阻選擇小時延時就小、但功耗大，反之延時大功耗小。OPEN DRAIN提供了靈活的輸出方式，但也是有代價的，如果對延時有要求，建議用下降沿輸出。

　　電阻小延時小的前提條件是電阻選擇的原則應在末級晶體管功耗允許范圍內，有經驗的設計者在使用邏輯芯片時，不會選擇1歐姆的電阻作為上拉電阻。在脈沖的上升沿電源通過上拉無源電阻對負載充電，顯然電阻越小上升時間越短，在脈沖的下降沿，除了負載通過有源晶體管放電外，電源也通過上拉電阻和導通的晶體管對地 形成通路，帶來的問題是芯片的功耗和耗電問題。電阻影響上升沿，不影響下降沿。如果使用中不關心上升沿，上拉電阻就可選擇盡可能的大點，以減少對地通路的 電流。如果對上升沿時間要求較高，電阻大小的選擇應以芯片功耗為參考。