3．5 多路同步采集存儲時序分析

　　要完成多路信號的同時存儲且數(shù)據(jù)連續(xù)無間斷點、無差錯，對時序邏輯的設(shè)計提出了較高的要求，本文采用的CPLD器件，利用其在結(jié)構(gòu)、密度、功能、速度和性能上的特點，并配合在線可編程（ISP）技術(shù)，實現(xiàn)了精確的時序控制，大大減少線路的噪聲和功耗。

　　對多路信號同時鎖存，若不允許丟失數(shù)據(jù)，必須在單個采集時鐘周期內(nèi)把多通道鎖存的數(shù)據(jù)存入同一存儲器中。假設(shè)同步采樣頻率為fs，通道數(shù)量為m，每個通道的存儲時間為tn（n=1，2，3，…，m），則有t1+t2+t3+…+tm一1／fs，既所有通道存儲時間之和為采樣周期。

　　假設(shè)t1=t2=…=tm=T，則各通道存儲時間相同的條件為：

　　從實際角度出發(fā)，在一個采集時鐘周期內(nèi)還有其他的時間消耗，如保持時間和轉(zhuǎn)換時間等，假設(shè)其他時間消耗為ta，則：

　　如果fs的占空比為1：1，根據(jù)ADC實際工作時的情況，可以近似認(rèn)為ta=1／（2*，fs），既在一個采集周期中只有半周期的時間可供存儲數(shù)據(jù)，則單個通道的存儲時間：

　　根據(jù)上面的設(shè)計可以實現(xiàn)單采樣周期內(nèi)多路數(shù)據(jù)存儲。

　　3．6 系統(tǒng)抗干擾設(shè)計

　　高速數(shù)據(jù)采集系統(tǒng)在抗干擾方面的問題遠(yuǎn)遠(yuǎn)大于中低速系統(tǒng)，例如信號連線上的延遲、反射、串?dāng)_、器件內(nèi)部過度干擾和熱噪聲，電源干擾，地噪聲等。輕則影響運(yùn)算放大器、AD轉(zhuǎn)換器等模擬器件的精度，嚴(yán)重時系統(tǒng)將無法正常工作。因此在高速數(shù)據(jù)采集系統(tǒng)設(shè)計中，整個系統(tǒng)的采集精度主要取決于系統(tǒng)的抗干擾設(shè)計。在電路設(shè)計初期和制板階段就必須采取各種措施，以減小或者消除可能的干擾源。本文主要從以下幾個方面進(jìn)行考慮：

　?。?）電源設(shè)計方面

　　根據(jù)高速電路設(shè)計理論，AD采集系統(tǒng)中的電源應(yīng)當(dāng)采用線性電源，以避免開關(guān)電源引入噪聲。為了降低電源阻抗，減小噪聲對電源的干擾，通常采用電源層設(shè)計，盡可能增大電源面積。在設(shè)計每個芯片的供電電路時，在每個芯片的電源附近并聯(lián)去耦電容和旁路電容。去耦電容為芯片提供局域化的直流。旁路電容可以消除高頻輻射噪聲和抑制高頻干擾。

　?。?）接地技術(shù)方面

　　高速數(shù)據(jù)采集系統(tǒng)的模擬地和數(shù)字地應(yīng)嚴(yán)格分開，最后單點共地。共地點通常選擇在ADC芯片管腳所需電流最大的位置，這樣可以使大電流對地回流最近，以避免對模擬電路的干擾，提高系統(tǒng)的采集精度。

　　模擬地和數(shù)字地可以通過磁珠連接，由于磁珠的高頻阻抗大，而直流電阻為零，能夠濾除高頻電流減少地線上的高頻噪聲。

　　4 結(jié)語

　　高速數(shù)據(jù)采集系統(tǒng)一直是測控領(lǐng)域內(nèi)研究的熱點，本文就基于ARM9的高速數(shù)據(jù)采集系統(tǒng)的結(jié)構(gòu)，詳細(xì)討論了系統(tǒng)時鐘電路設(shè)計、模數(shù)轉(zhuǎn)換器的選擇、模擬信號調(diào)理電路的設(shè)計、硬雙緩沖實現(xiàn)連續(xù)采集存儲、多路同步采集存儲的時序分析，系統(tǒng)抗干擾設(shè)計等關(guān)鍵技術(shù)。經(jīng)實踐證明，該設(shè)計方案效率是很高的。