本節(jié)介紹放大器/ADC與帶通濾波器接口設計的常用方法。為實現(xiàn)最佳性能（帶寬、SNR和SFDR），放大器和ADC應對一般電路形成一定設計限制。

1. 放大器必須參考數(shù)據(jù)手冊推薦的正確直流負載，以獲得最佳性能。

2. 放大器與濾波器的負載間必須使用正確數(shù)量的串聯(lián)電阻。這是為了防止通帶內(nèi)的不良信號尖峰。

3. ADC的輸入必須通過外部并聯(lián)電阻降低，并使用正確串聯(lián)電阻將ADC與濾波器隔離開。此串聯(lián)電阻也會減少信號尖峰。

圖5所示的一般電路適用于大多數(shù)高速差分放大器/ADC接口，并作為帶通濾波器的基礎。此設計方法傾向于利用大多數(shù)高速ADC的相對較高輸入阻抗和驅(qū)動源（放大器）的相對較低阻抗，將濾波器的插入損耗降至最低。

基本設計流程如下：

1. 設置外部ADC端接電阻RTADC ，使得和 RADC的并聯(lián)組合介于200 Ω和400 Ω之間。

2. 根據(jù)經(jīng)驗和/或ADC數(shù)據(jù)手冊建議選擇RKB ，通常介于5Ω和36Ω之間。

3. 使用下式計算濾波器負載阻抗

ZAAFL = 2RTADC ||（RADC + 2RKB）

4. 選擇放大器外部串聯(lián)電阻RRA。如果放大器差分輸出阻抗在100 Ω至200 Ω范圍內(nèi)，RA 應小于10 Ω。如果放大器輸出阻抗為12 Ω或更低，RA應介于5 Ω和36 Ω之間。

5. 選擇 ZAAFL ，使放大器獲得的總負載ZAL最適合通過以下公式選擇的特定差分放大器：

ZAL = 2RA + ZAAFL

6. 使用下式計算濾波器源阻抗

ZAAFS = ZO + 2RA

7. 利用濾波器設計程序或表格，以及源阻抗ZAAFS 、負載阻抗 ZAAFL、濾波器類型、帶寬和階數(shù)，設計濾波器。實際使用的帶寬比應用的通帶所需帶寬高出10%，以確保頻率范圍內(nèi)的平坦度。

經(jīng)過上述初步計算，須了解電路的下列項目。

1. CAAF3 值必須至少為10 pF，比 CADC大數(shù)倍。這樣可將濾波器對CADC波動的敏感度降至最低。

2. ZAAFL與ZAAFS 之比不可高于約7，使濾波器在大多數(shù)濾波器表和設計程序的限值內(nèi)。

3. CAAF1 值必須至少為5 pF，以盡可能降低對寄生電容和元件波動的敏感度。

4. 電感 LAAF必須為合理值，至少為數(shù)nH。

5. CAFF2 和 LAAF1 必須為合理值。有時電路仿真器會使這些值太低或太高。為使這些值更合理，只需保持同樣的諧振頻率并將這些值與更好的標準值元件相比。

在某些情況下，濾波器設計程序可提供一個以上獨特解決方案，特別是對于更高階濾波器。應始終選擇采用最合理元件值組合的解決方案。另外應選擇結(jié)束于分流電容的配置，以便分流電容與ADC輸入電容組合。

電路優(yōu)化技術(shù)和權(quán)衡

本接口電路內(nèi)的參數(shù)具有高互動性；因此優(yōu)化電路的所有關(guān)鍵規(guī)格（帶寬、帶寬平坦度、SNR、SFDR和增益）幾乎不可能。不過，通過變更RA 和RKB，可以最大程度地減少通常發(fā)生于帶寬響應內(nèi)的信號尖峰。

RA 值也會影響SNR性能。更大值在降低帶寬峰化的同時傾向略微提高SNR，因為驅(qū)動ADC滿量程需要更高信號電平。

選擇ADC輸入端的 RKB 串聯(lián)電阻以盡量減少任何殘余電荷注入（從ADC內(nèi)部采樣電容）造成的失真。增加此電阻也傾向減少帶內(nèi)的信號尖峰。

不過，增加 RKB 會增加信號衰減，因此放大器必須驅(qū)動更大信號才能填充ADC的輸入范圍。

為優(yōu)化中心頻率，通帶特性、串聯(lián)電容、CAAF2可在小范圍內(nèi)變動。

ADC的輸入端接電阻RTADC 通常選擇為使凈ADC輸入阻抗介于200 Ω和400 Ω之間，是大多數(shù)放大器的典型特性負載值。選擇的數(shù)值太高或太低都可能對放大器的線性度造成不利影響。

上述因素的權(quán)衡可能有些困難。本設計中，每個參數(shù)權(quán)重相等；因此所選值代表了所有設計特征的接口性能。某些設計中，根據(jù)系統(tǒng)要求，可能會選擇不同的值，以便優(yōu)化SFDR、SNR或輸入驅(qū)動電平。

本設計的SFDR性能取決于兩個因素：放大器和ADC接口元件值，如圖1所示。

請注意，本設計中的信號與0.1 μF電容進行交流耦合，以阻擋放大器、其端接電阻和ADC輸入之間的共模電壓。有關(guān)共模電壓的更多信息，請參閱AD9642數(shù)據(jù)手冊。

無源組件和PCB寄生效應考慮

該電路或任何高速電路的性能都高度依賴于適當?shù)挠∷㈦娐钒澹≒CB）布局，包括但不限于電源旁路、受控阻抗線路（如需要）、元件布局、信號布線以及電源層和接地層。高速ADC和放大器PCB布局的詳情請參見指南 MT-031 和 MT-101 for。此外，請參考 CN-0227 和 CN-0238。

對于濾波器內(nèi)的無源元件，使用低寄生表面貼裝電容、電感和電阻。所選電感來自Coilcraft 0603CS系列。濾波器使用的表貼電容為5%、C0G、0402型，以確保穩(wěn)定性和精度。

常見變化

AD9643是AD9642的雙通道版本。

如需較低的功耗和帶寬，還可使用 ADA4950-1和/或 ADL5561/ ADL5562 。這些元件與之前列舉的單通道元件引腳兼容。

電路評估與測試

本電路使用修改的AD9642-250EBZ電路板和基于HSC-ADC-EVALCZ FPGA的數(shù)據(jù)采集板。這兩片板具有對接高速連接器，可以快速完成設置并評估電路性能。修改的AD9642-250EBZ板包括本筆記所述的評估電路，HSC-ADC-EVALCZ數(shù)據(jù)采集板與VisualAnalog?評估軟件一起使用，此外還使用SPI控制器軟件來適當控制ADC并采集數(shù)據(jù)。AD9642-250EBZ板的原理圖、BOM和布局請參見User Guide UG-386。CN-0279設計支持包中的readme.txt說明了對標準AD9642-250EBZ板做出的修改。應用筆記AN-835詳細說明了如何設置硬件和軟件，以運行本電路筆記所述的測試。