（文章來源：EEPW）
? ? ? ?根據(jù)FPGA技術牛人歷年來的經驗所總結出來的關于FPGA開發(fā)基本流程及注意事項基本介紹，希望給初學者丁點幫助。眾所周知，F(xiàn)PGA是可編程芯片，因此FPGA的設計方法包括硬件設計和軟件設計兩部分。硬件包括FPGA芯片電路、 存儲器、輸入輸出接口電路以及其他設備，軟件即是相應的HDL程序以及嵌入式C程序。

由于目前微電子技術已經發(fā)展到SOC階段，即集成系統(tǒng)(Integrated System)階段，相對于集成電路(IC)的設計思想有著革命性的變化。SOC是一個復雜的系統(tǒng)，它將一個完整產品的功能集成在一個芯片上，包括核心處理器、存儲單元、硬件加速單元以及眾多的外部設備接口等，具有設計周期長、實現(xiàn)成本高等特點，因此其設計方法必然是自頂向下的從系統(tǒng)級到功能模塊的軟、硬件協(xié)同設計，達到軟、硬件的無縫結合。

這么龐大的工作量顯然超出了單個工程師的能力，因此需要按照層次化、結構化的設計方法來實施。首先由總設計師將整個軟件開發(fā)任務劃分為若干個可操作的模塊，并對其接口和資源進行評估，編制出相應的行為或結構模型，再將其分配給下一層的設計師。這就允許多個設計者同時設計一個硬件系統(tǒng)中的不同模塊，并為自己所設計的模塊負責;然后由上層設計師對下層模塊進行功能驗證。

自頂向下的設計流程從系統(tǒng)級設計開始，劃分為若干個二級單元，然后再把各個二級單元劃分為下一層次的基本單元。一直下去，直到能夠使用基本模塊或者IP核直接實現(xiàn)為止，流行的FPGA開發(fā)工具都提供了層次化管理，可以有效地梳理錯綜復雜的層次，能夠方便地查看某一層次模塊的源代碼以修改錯誤。

在工程實踐中，還存在軟件編譯時長的問題。由于大型設計包含多個復雜的功能模塊，其時序收斂與仿真驗證復雜度很高，為了滿足時序指標的要求，往往需要反復修改源文件，再對所修改的新版本進行重新編譯，直到滿足要求為止。

這里面存在兩個問題：首先，軟件編譯一次需要長達數(shù)小時甚至數(shù)周的時間，這是開發(fā)所不能容忍的;其次，重新編譯和布局布線后結果差異很大，會將已滿足時序的電路破壞。因此必須提出一種有效提高設計性能，繼承已有結果、便于團隊化設計的軟件工具。FPGA廠商意識到這類需求，由此開發(fā)出了相應的邏輯鎖定和增量設計的軟件工具。例如，賽靈思公司的解決方案就是PlanAhead。

Planahead允許高層設計者為不同的模塊劃分相應FPGA芯片區(qū)域，并允許底層設計者在所給定的區(qū)域內獨立地進行設計、實現(xiàn)和優(yōu)化，等各個模塊都正確后，再進行設計整合。如果在設計整合中出現(xiàn)錯誤，單獨修改即可，不會影響到其它模塊。Planahead將結構化設計方法、團隊化合作設計方法以及重用繼承設計方法三者完美地結合在一起，有效地提高了設計效率，縮短了設計周期。

不過從其描述可以看出，新型的設計方法對系統(tǒng)頂層設計師有很高的要求。在設計初期，他們不僅要評估每個子模塊所消耗的資源，還需要給出相應的時序關系;在設計后期，需要根據(jù)底層模塊的實現(xiàn)情況完成相應的修訂。

FPGA的設計流程就是利用EDA開發(fā)軟件和編程工具對FPGA芯片進行開發(fā)的過程。典型FPGA的開發(fā)流程一般如圖4.1.1所示，包括功能定義/器件選型、設計輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實現(xiàn)、布線后仿真、板級仿真以及芯片編程與調試等主要步驟。

在FPGA設計項目開始之前，必須有系統(tǒng)功能的定義和模塊的劃分，另外就是要根據(jù)任務要求，如系統(tǒng)的功能和復雜度，對工作速度和器件本身的資源、成本、以及連線的可布性等方面進行權衡，選擇合適的設計方案和合適的器件類型。一般都采用自頂向下的設計方法，把系統(tǒng)分成若干個基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接使用EDA元件庫為止。

設計輸入是將所設計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并輸入給EDA工具的過程。常用的方法有硬件描述語言(HDL)和原理圖輸入方法等。原理圖輸入方式是一種最直接的描述方式，在可編程芯片發(fā)展的早期應用比較廣泛，它將所需的器件從元件庫中調出來，畫出原理圖。這種方法雖然直觀并易于仿真，但效率很低，且不易維護，不利于模塊構造和重用。更主要的缺點是可移植性差，當芯片升級后，所有的原理圖都需要作一定的改動。
? ? ? ?目前，在實際開發(fā)中應用最廣的就是HDL語言輸入法，利用文本描述設計，可以分為普通HDL和行為HDL。普通HDL有ABEL、CUR等，支持邏輯方程、真值表和狀態(tài)機等表達方式，主要用于簡單的小型設計。而在中大型工程中，主要使用行為HDL，其主流語言是Verilog HDL和VHDL。這兩種語言都是美國電氣與電子工程師協(xié)會(IEEE)的標準，其共同的突出特點有：語言與芯片工藝無關，利于自頂向下設計，便于模塊的劃分與移植，可移植性好，具有很強的邏輯描述和仿真功能，而且輸入效率很高。除了這IEEE標準語言外，還有廠商自己的語言。也可以用HDL為主，原理圖為輔的混合設計方式，以發(fā)揮兩者的各自特色。