Fanout，即扇出，指模塊直接調(diào)用的下級模塊的個(gè)數(shù)，如果這個(gè)數(shù)值過大的話，在FPGA直接表現(xiàn)為net delay較大，不利于時(shí)序收斂。因此，在寫代碼時(shí)應(yīng)盡量避免高扇出的情況。但是，在某些特殊情況下，受到整體結(jié)構(gòu)設(shè)計(jì)的需要或者無法修改代碼的限制，則需要通過其它優(yōu)化手段解決高扇出帶來的問題。

以下就介紹三個(gè)這樣的方法：

首先來看下面這個(gè)實(shí)例，如圖1所示為轉(zhuǎn)置型FIR濾波器中的關(guān)鍵路徑時(shí)序報(bào)告，在DSP in FPGA的FIR專題中有介紹轉(zhuǎn)置型結(jié)構(gòu)FIR濾波器輸入數(shù)據(jù)的扇出較大，在圖1中所示為11，因此net delay高達(dá)1.231ns。如圖2所示，輸入數(shù)據(jù)驅(qū)動(dòng)了11個(gè)DSP48E1。

在沒有優(yōu)化情況下，該設(shè)計(jì)的fmax：206.016MHz

1. 寄存器復(fù)制

寄存器復(fù)制是解決高扇出問題最常用的方法之一，通過復(fù)制幾個(gè)相同的寄存器來分擔(dān)由原先一個(gè)寄存器驅(qū)動(dòng)所有模塊的任務(wù)，繼而達(dá)到減小扇出的目的。通過簡單修改代碼，如圖3所示，復(fù)制了4個(gè)寄存器：din_d0、din_d1、din_d2、din_d3，din_d、din_d0、din_d1、din_d2分別驅(qū)動(dòng)2個(gè)DSP48E1，din_d3驅(qū)動(dòng)3個(gè)DSP48E1。其中在代碼中為防止綜合器優(yōu)化相同寄存器，在對應(yīng)信號上加入了(* EQUIVALENT_REGISTER_REMOVAL="NO" *)屬性避免被優(yōu)化。

綜合實(shí)現(xiàn)后得到時(shí)序報(bào)告如圖4所示，該數(shù)據(jù)路徑上輸入數(shù)據(jù)fanout減為2，對應(yīng)net delay也減小到了0.57ns。得到設(shè)計(jì)如圖5所示，與期望的相同，復(fù)制了4個(gè)寄存器來分擔(dān)fanout。經(jīng)過寄存器優(yōu)化后得到fmax：252.143MHz

2. max_fanout屬性

在代碼中可以設(shè)置信號屬性，將對應(yīng)信號的max_fanout屬性設(shè)置成一個(gè)合理的值，當(dāng)實(shí)際的設(shè)計(jì)中該信號的fanout超過了這個(gè)值，綜合器就會自動(dòng)對該信號采用優(yōu)化手段，常用的手段其實(shí)就是寄存器復(fù)制。屬性設(shè)置如下代碼所示：

(* max_fanout = "3" *)reg signed [15:0] din_d;

將din_d信號的max_fanout屬性設(shè)置成3，經(jīng)過綜合實(shí)現(xiàn)后，得到時(shí)序報(bào)告如圖6所示，其中fanout只有2，相應(yīng)的net delay也只有0.61ns，自動(dòng)優(yōu)化效果還不錯(cuò)。結(jié)構(gòu)如圖7所示，其中din_d_12_1、din_d_12_2、din_d_12_3是綜合器優(yōu)化后自動(dòng)添加，即實(shí)現(xiàn)了寄存器復(fù)制功能。經(jīng)過設(shè)置max_fanout屬性優(yōu)化后得到fmax：257.135MHz

3. BUFG

通常BUFG是用于全局時(shí)鐘的資源，可以解決信號因?yàn)楦呱瘸霎a(chǎn)生的問題。但是其一般用于時(shí)鐘或者復(fù)位之類扇出超級大的信號，此類信號涉及的邏輯遍布整個(gè)芯片，而BUFG可以從全局的角度優(yōu)化布線。而且一塊FPGA芯片中BUFG資源也有限，在7k325tffg900上也僅有32個(gè)，如果用于普通信號的高扇出優(yōu)化也不大現(xiàn)實(shí)。因此，在時(shí)鐘上使用BUFG是必須的，但是如果設(shè)計(jì)中遇到某些復(fù)位信號因高扇出產(chǎn)生的時(shí)序問題時(shí)，可以在此信號上使用BUFG來優(yōu)化。