DDR2電路設(shè)計(jì)

在高速大數(shù)據(jù)的應(yīng)用中，高速大容量緩存是必不可少的硬件。當(dāng)前在FPGA系統(tǒng)中使用較為廣泛的高速大容量存儲(chǔ)器有經(jīng)典速度較低的單數(shù)據(jù)速率的SDRAM存儲(chǔ)器，以及速度較高的雙速率DDR、DDR2、DDR3型SDRAM存儲(chǔ)器，DDR系列的存儲(chǔ)器都需要FPGA芯片有對(duì)應(yīng)的硬件電路結(jié)構(gòu)支持。對(duì)于Altera Cyclone IV系列的FPGA，其最高支持到DDR2存儲(chǔ)器（不支持DDR3存儲(chǔ)器，到了Cyclone V系列的FPGA才支持DDR3存儲(chǔ)器）。芯航線AC6102開發(fā)板作為一個(gè)高速應(yīng)用型開發(fā)板，為了保證系統(tǒng)的存儲(chǔ)帶寬和容量，電路上設(shè)計(jì)了一組32位的DDR2存儲(chǔ)器，接口時(shí)鐘速率可達(dá)200MHz，等效數(shù)據(jù)速率為400MHz，整體系統(tǒng)帶寬為32bit*400M = 12.8Gb/s。

DDR2與FPGA連接方式

每片DDR2存儲(chǔ)器的容量為1Gb，兩片DDR2芯片組合，得到總?cè)萘繛?Gb。單DDR2存儲(chǔ)器為16bit，兩片存儲(chǔ)器共用控制線和地址線，數(shù)據(jù)線并列，即組成了32位的2Gb存儲(chǔ)模組。

如下圖所示：

兩片DDR2的CS、WE、CAS、RAS、CLK、CKE、ODT、Addr、BankAddr連接在一起

DDR2_1的16位數(shù)據(jù)線DQ［15:0］作為32位DDR2存儲(chǔ)電路的低16位數(shù)據(jù)線連接到FPGA，即DDR2_DQ［15:0］

DDR2_2的16位數(shù)據(jù)線DQ［15:0］作為32位DDR2存儲(chǔ)電路的高16位數(shù)據(jù)線連接到FPGA，即DDR2_DQ［31:16］

DDR2_1的2位DQS和DM分別連接到FPGA上，作為32位DDR2存儲(chǔ)電路的DQS［1:0］和DM［1:0］

DDR2_2的2位DQS和DM分別連接到FPGA上，作為32位DDR2存儲(chǔ)電路的DQS［3:2］和DM［3:2］

DDR2供電設(shè)計(jì)

DDR2電路使用1.8V供電，為了保證DDR2能夠有充足的能量運(yùn)行，使用了本板供電芯片TPS650243的一路DCDC輸出作為DDR2的1.8V供電，

另外，DDR2的參考電源是否穩(wěn)定也直接決定了DDR2工作的穩(wěn)定性，DDR2的參考電源電壓為工作電壓的一半，即0.9V。在一般低成本的設(shè)計(jì)方案中，可以使用兩個(gè)1%精度相同阻值的電阻分壓得到該電壓。AC6102上為了保證DDR2的工作絕對(duì)可靠，選擇了使用專用的DDR系列存儲(chǔ)器供電芯片LP2996M，該電源能夠得到精準(zhǔn)且穩(wěn)定的DDRx芯片工作電壓的一半的輸出作為DDR2參考源（VREF），且能夠提供DDRx系列的終端穩(wěn)壓供電（VTT），VTT是在DDR2需要并聯(lián)終端電阻的時(shí)候，為終端電阻供電提供電源，只有在多于2片DDR2芯片并聯(lián)使用的時(shí)候才考慮需要并聯(lián)終端電阻，本設(shè)計(jì)僅使用2片DDR2芯片，因此實(shí)際實(shí)際不需要用到該芯片的VTT輸出。

FPGA接DDR2時(shí)引腳分配策略

DDR2作為高速大容量存儲(chǔ)器，其接口時(shí)鐘速率高達(dá)200M，且為DDR模式，實(shí)際接口數(shù)據(jù)速率為400M。如此高的接口速率下，F(xiàn)PGA的管腳分配也有相當(dāng)?shù)闹v究，根據(jù)Altera Cyclone IV系列器件手冊(cè)的相關(guān)說(shuō)明，當(dāng)IO口配置在單端模式時(shí)，速度等級(jí)為C8的器件，上下兩個(gè)BANK最高能支持167兆的IO速率，而左右兩個(gè)BANK最高只能支持到133.3M，所以，對(duì)于DDR2，需要將引腳分布在BANK3+4或者BANK7+8。當(dāng)然，如果使用C6的器件，BANK3、4、7、8（即上下bank）的速度可以達(dá)到200M、而BANK1、2、5、6（即左右Bank）只能達(dá)到166.7M。

即DDR2的引腳分配需要滿足以下條件：

希望速度高，盡量分配在BANK3+BANK4或者BANK7+BANK8

數(shù)據(jù)總線按照8位或16位分組，對(duì)于256腳的這種器件，由于每個(gè)BANK的引腳數(shù)量有限，因此建議低8位和高8位分別分配在同一個(gè)Bank中，同時(shí)，對(duì)應(yīng)的DQS和DM也應(yīng)該和DQ數(shù)據(jù)分組對(duì)應(yīng)分配在相應(yīng)的BANK中。對(duì)于484腳或者引腳更多的器件，則每16位數(shù)據(jù)線及對(duì)應(yīng)的DQS和DM分配在同一個(gè)BANK中

DDR2的IO電平為1.8V，所以FPGA上接DDR2的BANK，其IO供電電壓應(yīng)為1.8V

上述提到，DDR2的IO電平味兒1.8V，因此FPGA對(duì)應(yīng)Bank的IO供電電壓頁(yè)應(yīng)該為1.8V，AC6102上，DDR2與FPGA的BANK3和BANK4連接，因此將FPGA芯片的對(duì)應(yīng)IO BANK供電設(shè)置為1.8V，如下圖所示：

通過(guò)本節(jié)介紹，我們了解了FPGA 連接DDR2芯片的電路原理和注意事項(xiàng)，大家可以根據(jù)自己的需求，結(jié)合我們提供的原理圖，設(shè)計(jì)自己的軟硬件系統(tǒng)。如有特殊需求，可聯(lián)系我們以獲取幫助。

千兆以太網(wǎng)電路設(shè)計(jì)

以太網(wǎng)接口作為一種互聯(lián)型接口，當(dāng)下應(yīng)用非常的廣泛。從家用寬帶，到服務(wù)器數(shù)據(jù)交換，再到工業(yè)控制，各個(gè)地方都能看到以太網(wǎng)的身影。FPGA系統(tǒng)使用以太網(wǎng)，則主要用于高速遠(yuǎn)距離的數(shù)據(jù)傳輸，如LED大屏顯示、監(jiān)控系統(tǒng)等。以太網(wǎng)數(shù)據(jù)鏈路，也由早期的電話線傳輸，到后來(lái)的專用雙絞線，發(fā)展到光纖，高頻無(wú)線電，以及現(xiàn)在比較新穎的LIFI。

以太網(wǎng)與FPGA連接

AC6102開發(fā)板上，提供了一個(gè)千兆以太網(wǎng)接口，該接口由千兆以太網(wǎng)PHY和網(wǎng)絡(luò)變壓器接口組成。當(dāng)需要發(fā)送以太網(wǎng)數(shù)據(jù)時(shí)，F(xiàn)PGA把數(shù)據(jù)發(fā)送給PHY芯片，PHY芯片將數(shù)據(jù)編碼后，通過(guò)網(wǎng)絡(luò)變壓器將數(shù)據(jù)加載到網(wǎng)線上。數(shù)據(jù)經(jīng)由網(wǎng)絡(luò)傳遞到接收方。遠(yuǎn)端發(fā)送過(guò)來(lái)的數(shù)據(jù)，經(jīng)由網(wǎng)線傳遞給網(wǎng)絡(luò)變壓器，網(wǎng)絡(luò)變壓器的輸出連接到PHY芯片上，PHY芯片對(duì)信號(hào)進(jìn)行解碼后，得到實(shí)際的數(shù)據(jù)，然后將數(shù)據(jù)傳遞給FPGA芯片。FPGA實(shí)現(xiàn)千兆以太網(wǎng)數(shù)據(jù)傳輸?shù)墓δ芸驁D如下所示：

模式配置

RTL8211是一款支持GMII、RGMII、MII接口的以太網(wǎng)物理層收發(fā)器，能夠工作在100M Base或1000M Base模式。接口可設(shè)置為GMII、RGMII、MII接口。并提供了若干引腳用于配置工作模式。

AC6102默認(rèn)使用GMII接口，實(shí)現(xiàn)該配置的方法是將對(duì)應(yīng)的配置引腳E_COL（對(duì)，就是這個(gè)引腳，芯片在上電時(shí)會(huì)檢測(cè)該引腳的狀態(tài)，并根據(jù)該引腳的狀態(tài)確定工作模式，正常工作時(shí)又是正常的COL功能）通過(guò)10K的電阻接到GND。

以太網(wǎng)物理層芯片都有一個(gè)器件地址，該地址可通過(guò)外部引腳設(shè)置，上圖中，R20、R21、R24通過(guò)連接到VCC或者GND，決定了芯片的器件地址為001b。當(dāng)然，這些狀態(tài)也僅在芯片上電時(shí)刻被讀取，當(dāng)芯片正常工作后，這些引腳就又恢復(fù)了普通功能。

與FPGA引腳連接

AC6102上以太網(wǎng)電路所有與FPGA相連的信號(hào)都被分配在了FPGA的BANK8，以獲得更加理想的時(shí)序約束效果。以下為RTL8201芯片與FPGA之間的連接關(guān)系。