為現(xiàn)場(chǎng)可編程門(mén)陣列 （FPGA） 設(shè)計(jì)電源系統(tǒng)并非易事。FPGA 是高度可配置的半導(dǎo)體器件，用于一系列應(yīng)用和終端市場(chǎng)。常見(jiàn)的例子包括通信、汽車(chē)、工業(yè)、醫(yī)療、視頻和國(guó)防。由于它們是高度可配置的，因此可以在它們周?chē)胖酶鞣N組件以形成最終的系統(tǒng)設(shè)計(jì)。盡管潛在應(yīng)用和系統(tǒng)的列表可能無(wú)窮無(wú)盡，但所有設(shè)計(jì)的一個(gè)共同點(diǎn)是它們都需要電源。

為 FPGA 上電通常需要多個(gè)電壓軌。根據(jù)您的應(yīng)用，您的主要輸入電源可能來(lái)自背板、隔離電源、非隔離電源，甚至是電池。從這些主要輸入中，通常會(huì)生成一個(gè)中間直流電壓來(lái)為 FPGA 的主電源軌供電。這些中間電壓通常為 5 V 或 12 V DC。表 1 和表 2 列出了 FPGA 的一些典型電壓軌、電壓和容差。

表 1： Virtex 7 FPGA 的電源要求。

表 2： Zynq 7000 系列 SoC 的電源要求。

確定每個(gè)軌的適當(dāng)電流水平可能是一項(xiàng)棘手的任務(wù)，因?yàn)殡娏鞯姆秶梢詮膸装俸涟驳?60 A 及以上。提前計(jì)劃可以避免過(guò)度設(shè)計(jì)（支付太多）或設(shè)計(jì)不足（必須重新設(shè)計(jì)）電源軌的錯(cuò)誤。FPGA 供應(yīng)商提供了準(zhǔn)確的工具，可根據(jù)您使用 FPGA 的方式估算最壞情況下的功耗。

賽靈思功耗估算器（ XPE），如圖 1 所示，涵蓋了賽靈思 FPGA 的多個(gè)系列。在該工具中，您可以選擇您正在使用的確切部件并輸入您的時(shí)鐘和配置信息，以確定您的電源需求，并根據(jù)估計(jì)做出適當(dāng)?shù)脑O(shè)備選擇。

圖 1：功耗估算器工具。

設(shè)計(jì)注意事項(xiàng)

在選擇適合 FPGA 應(yīng)用的合適電源時(shí)，必須考慮許多因素。在設(shè)計(jì)任何電源時(shí)，成本、尺寸和效率始終是一個(gè)考慮因素，但在 FPGA 應(yīng)用中，某些電源軌的要求與其他電源軌不同。核心導(dǎo)軌通常需要在線(xiàn)路、負(fù)載和溫度范圍內(nèi)保持更嚴(yán)格的精度。某些電源軌（例如收發(fā)器）對(duì)噪聲更敏感，需要將其輸出保持在某個(gè)噪聲閾值以下。其他需要考慮的事情是，一些具有公共電壓的電源軌可以組合起來(lái)，并且可以使用鐵氧體磁珠進(jìn)行濾波或負(fù)載開(kāi)關(guān)進(jìn)行隔離。

在設(shè)計(jì)以滿(mǎn)足公差要求時(shí)，請(qǐng)考慮所有固定和動(dòng)態(tài)操作條件。首先，選擇參考精度低于 1% 的穩(wěn)壓器，這樣您就有最大的設(shè)計(jì)余量來(lái)處理負(fù)載瞬態(tài)等動(dòng)態(tài)工作條件。

高速收發(fā)器軌道的設(shè)計(jì)也必須謹(jǐn)慎，因?yàn)檫@些敏感軌道上的噪聲會(huì)降低性能并增加抖動(dòng)。低壓差穩(wěn)壓器 （LDO） 是這些電源軌的理想選擇。但當(dāng)需要更高電流時(shí)，只要在 10 kHz 至 80 MHz 頻率范圍內(nèi)輸出紋波通常保持在 10 mVpk-pk 以下，就可以使用開(kāi)關(guān)電源。您的特定 FPGA 數(shù)據(jù)表將包含有關(guān)收發(fā)器要求的詳細(xì)規(guī)格。

電源排序是設(shè)計(jì) FPGA 電源設(shè)計(jì)時(shí)要考慮的另一個(gè)重要方面。由于多個(gè)電源軌為 FPGA 供電，因此遵循推薦的電源順序可實(shí)現(xiàn)啟動(dòng)時(shí)消耗的最小電流，從而防止損壞您的設(shè)備。圖 2 顯示了 Virtex 7 系列 FPGA 上邏輯和收發(fā)器供電軌的推薦上電供電順序。Zynq 7000 系列 SoC 的處理器順序如圖 3 所示。

圖 2：推薦的 Virtex 7 FPGA 上電順序。*VCCINT和VMGTAVCC可以同時(shí)上電，順序可以互換，只要它們都在VMGTAVTT之前啟動(dòng)即可。

（點(diǎn)擊圖片放大）

圖 3： Zynq 7000 系列 SoC 的推薦上電順序。

對(duì)于 Xilinx 7/Zynq 7000 系列，這些電源軌必須具有單調(diào)上升并且必須在 0.2 ms 到 50 ms 的時(shí)間范圍內(nèi)以及 Xilinx Ultrascale FPGA 系列的 0.2 到 40 ms 的時(shí)間內(nèi)全部通電。推薦的掉電順序與上電順序相反。

電源解決方案

一旦估算出適當(dāng)?shù)碾娏魉讲⒘私馑性O(shè)計(jì)考慮因素，電源設(shè)計(jì)人員就可以開(kāi)始選擇器件。有幾個(gè)選項(xiàng)可用，例如 LDO、SMPS 和集成模塊，每個(gè)選項(xiàng)都提供了一些權(quán)衡。例如，LDO 是為一些電流較低的 FPGA 供電軌供電的不錯(cuò)選擇，因?yàn)樗鼈兒?jiǎn)單且輸出噪聲低。LDO 的缺點(diǎn)是效率低下，并且在較高電流下通過(guò)傳輸晶體管散發(fā)大量熱量。它們通常適用于低功耗應(yīng)用和需要低噪聲的應(yīng)用。

當(dāng)需要超過(guò)幾安培且效率更為關(guān)鍵時(shí)，設(shè)計(jì)人員可以轉(zhuǎn)向開(kāi)關(guān)模式電源 （SMPS）。這些器件的效率可以達(dá)到 90% 以上，并在單相配置中提供高達(dá) 30 A 的電流。與 LDO 相比，它們需要更多的設(shè)計(jì)工作，并且在較輕的負(fù)載下可能效率不高，但提供的好處包括在更高電流水平下的靈活性和效率。

LMZ31506 簡(jiǎn)單開(kāi)關(guān)器等電源模塊可以將 DC/DC 轉(zhuǎn)換器、功率 MOSFET、屏蔽電感器和無(wú)源器件集成到薄型 QFN 封裝中。這可以減少設(shè)計(jì)時(shí)間，因?yàn)樗袞|西都已經(jīng)集成到一個(gè)封裝中，并且只需要最少的外部組件。

Webench FPGA架構(gòu)師

Webench FPGA Architec t（圖 4）是一個(gè)有用的工具，可幫助電源設(shè)計(jì)人員在幾分鐘內(nèi)構(gòu)建多個(gè) FPGA 電源軌。該工具包含最新可用 FPGA 的一些詳細(xì)供應(yīng)要求。進(jìn)入該工具后，您只需選擇您正在使用的確切 FPGA 并根據(jù)需要調(diào)整您的當(dāng)前級(jí)別，該工具將匯編一份全面的設(shè)計(jì)報(bào)告。

圖 4： Webench FPGA 架構(gòu)師。

作者：Sami Sirhan，Tamara Schmitz

審核編輯：郭婷