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一、DDR3存儲(chǔ)相關(guān)
1.?????大家操作DDR，都是用AXI4嗎，還是自己寫控制器？
答：App和AXI4都用過，現(xiàn)在以AXI4為主。
2.?????沒用Block Design，怎么知道DDR3的起始地址？
答：
①起始地址在代碼里自己寫，在不用BD下，地址空間起止可自定義，DDR存儲(chǔ)空間可以根據(jù)實(shí)際存儲(chǔ)情況劃分。默認(rèn)起始地址為0。
②如果是是在BD中設(shè)計(jì)，可根據(jù)GUI的地址分配，設(shè)置地址的起止。
3.?????美光公司被查未通過審核，利好國(guó)產(chǎn)存儲(chǔ)，底氣更足。
二、Ethernet相關(guān)
1.?????手里的開發(fā)板有個(gè)光口，是不是可以再搞個(gè)萬兆網(wǎng)卡，插PC上，可以進(jìn)行通訊？
答：可以。方案：FPGA側(cè)，用10G PHY 10G MAC。
三、時(shí)序約束相關(guān)
1.?????請(qǐng)教一下，Vivado中，在用set_false path時(shí)，不生效，有解決方法嗎？
答：
①應(yīng)該是沒設(shè)置好有效路徑，有些信號(hào)可能扇出比較多，它實(shí)際的路徑名字，跟時(shí)序分析窗口中的是不一致的，需要打開到最底層的路徑，找到實(shí)際路徑名。打開綜合后的網(wǎng)表，找一下實(shí)際信號(hào)名字，看看跟時(shí)序窗口里的是否對(duì)應(yīng)?；蛘甙裍DC的約束指令，通過Tcl Comsole界面敲一下，看看是否正確，一般不起效的約束，會(huì)報(bào)無效告警。
②格式錯(cuò)誤，會(huì)報(bào)warning。
1.?????問一下，濾波器的階數(shù)一般設(shè)置為多少，怎么確定階數(shù)的大?。?/p>
答：
A.?沒有一般，看你的工作參數(shù)和抑制效果，以性能為根本，實(shí)現(xiàn)時(shí)需要多少階，取決于工作參數(shù)。比如：時(shí)鐘速率，信號(hào)帶寬，截止頻率，抑制比。關(guān)鍵在于如何設(shè)計(jì)全鏈路參數(shù)，平衡性能和資源消耗。
B.?根據(jù)濾波器的帶內(nèi)紋波和帶外衰減，用MATLAB仿真一下，看大概需要多少階，需要結(jié)合FPGA的乘法器資源消耗。
C.?通帶寬度，通帶紋波，阻帶衰減，過渡帶寬度，相頻特性，F(xiàn)IR還是IIR，資源消耗，都需要考量。
D.?對(duì)FPGA工程師來說，了解一些濾波器基礎(chǔ)就夠了，算法工程師設(shè)計(jì)濾波器需要深入研究。同樣的需求，不同的算法工程師設(shè)計(jì)出的資源需求差別很大。
E.?MATLAB中，常用filterDesigner進(jìn)行濾波器設(shè)計(jì)評(píng)估。
F.?數(shù)字信號(hào)處理課程呼之欲出，后半部分全是濾波器設(shè)計(jì)，前半部分信號(hào)頻譜分析。
G.?MATLAB自帶文檔和示例，可能比書上寫的更有用，不少工程的實(shí)現(xiàn)技巧，書上根本不會(huì)講。大部分書講理論，對(duì)于工程化，教授們望而卻步。MATLAB的文檔、理論和代碼實(shí)現(xiàn)，都講得很清楚，代碼質(zhì)量較高。
五、IP配置設(shè)計(jì)相關(guān)
1.?????在Vivado IP配置界面中，配置的一些選項(xiàng)參數(shù)，是怎么被記錄下來，然后傳遞到.v文件里面去的？
答：Vivado工具IP集成功能，就像自定義一個(gè)IP，可以定義配置參數(shù)，在IP生成時(shí)，會(huì)創(chuàng)建參數(shù)配置列表，傳遞到工程中。
六、FPGA前景相關(guān)
1.?????能不能下個(gè)結(jié)論，現(xiàn)階段FPGA是最輝煌的時(shí)候？
答：
A.?FPGA的便捷性使得應(yīng)用廣泛，低、中、高系列器件，覆蓋眾多應(yīng)用領(lǐng)域，從半導(dǎo)體發(fā)展歷程來看，F(xiàn)PGA依然是不可或缺的重要領(lǐng)域。
B.?現(xiàn)在有很多FPGA和IC設(shè)計(jì)交流群，B站有部分不懂FPGA的UP主為了流量蹭熱點(diǎn)，普及一下FPGA也是好事。
七、RFSoC器件相關(guān)交流
1.據(jù)說星鏈的部分系統(tǒng)，使用了Xilinx的RFSoC，相控陣，5G、衛(wèi)星等使用較多。
2.據(jù)說國(guó)內(nèi)某公司已經(jīng)推出了RFSoC，好像是雙DIE膠水的。
3.希望國(guó)內(nèi)的正向和反向設(shè)計(jì)都抓緊研究，滿足應(yīng)用需求。
4.RFSoC的難點(diǎn)，在于ADC/DAC，省掉204B，節(jié)省功耗，集成度更高，高帶寬和低延時(shí)。
5.RFSoC適合電子戰(zhàn)等系統(tǒng)。
6.需要加強(qiáng)總體設(shè)計(jì)，好鋼做好刀。
八、無線系統(tǒng)設(shè)計(jì)相關(guān)
1.?????在無線電通信中，發(fā)射端和接收端的FPGA代碼都寫完了，但是通信沒有成功。因此，想先調(diào)試發(fā)射端，有啥儀器可以用來調(diào)試發(fā)射端？
答：
A.?先不用天線，用線纜和衰減器連接發(fā)射機(jī)和接收機(jī)，看看是啥效果。發(fā)射機(jī)發(fā)信號(hào)，用示波器和頻譜儀看看波形頻譜。
B.?發(fā)射端射頻線街道矢量信號(hào)分析儀上，看頻譜，可以基帶I、Q信號(hào)解出來，也可以看星座圖，分析EVM、相偏等。
C.?建議發(fā)射端、接收端、基帶和射頻，分開調(diào)試，便于問題定位。
九、ILA調(diào)試相關(guān)
1.?關(guān)于ILA時(shí)鐘問題，ILA的時(shí)鐘是PS端配置外部芯片產(chǎn)生的，如果是外部時(shí)鐘還沒配置完成，導(dǎo)致沒有時(shí)鐘，那等PS配置完，ILA不是應(yīng)該能正常使用了嗎？
答：不一定，ILA要求上電就有時(shí)鐘。
2.?有啥方法能先配置完再啟動(dòng)PL嗎？
答：Debug時(shí)鐘進(jìn)ILA之前加一個(gè)PLL；等PS配置時(shí)鐘完成后，再用JTAG下載到PL。
3.?為啥Inout信號(hào)前面不能加keep true，加了之后輸入抓到的全是0，不加就是正常的？
答：IO信號(hào)一般不會(huì)被優(yōu)化掉，并且不能直接把IO信號(hào)拉到ILA中看。
十、FPGA在基站上的應(yīng)用
FPGA的應(yīng)用領(lǐng)域很多，做基站是其中一種。
做基站，用進(jìn)口的FPGA還是國(guó)產(chǎn)的FPGA，取決于供應(yīng)鏈和市場(chǎng)需求。
小公司，很難做好基站。
十一、FPGA貼片問題
1.?????某型ZU系列FPGA貼片xx套，有多套出現(xiàn)故障，可能是什么原因?qū)е碌模?/p>
答：工藝、焊接（虛焊）、溫度、PCB封裝、短路等。建議先小批量投板、貼片驗(yàn)證測(cè)試。
十二、MATLABMinGW64支持包安裝相關(guān)
1.?????MATLAB程序中，可能會(huì)調(diào)用C/C++的程序，需要識(shí)別mex文件，相關(guān)解決方案如下：
在Mathworks官網(wǎng)下載MinGW支持包安裝插件，mingw.mlpkginstall，然后在MATLAB打開，根據(jù)提示安裝。
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編輯：黃飛
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工商網(wǎng)監(jiān)
評(píng)論