FPGA純verilog編解碼SDI實(shí)現(xiàn)流程

前言

FPGA實(shí)現(xiàn)SDI視頻編解碼目前有兩種方案：

一是使用專用編解碼芯片，比如典型的接收器GS2971，發(fā)送器GS2972，優(yōu)點(diǎn)是簡單，比如GS2971接收器直接將SDI解碼為并行的YCRCB，GS2972發(fā)送器直接將并行的YCRCB編碼為SDI視頻，缺點(diǎn)是成本較高，可以百度一下GS2971和GS2972的價(jià)格；

另一種方案是使用FPGA實(shí)現(xiàn)編解碼，利用FPGA的GTP/GTX資源實(shí)現(xiàn)解串，優(yōu)點(diǎn)是合理利用了FPGA資源，GTP/GTX資源不用白不用，缺點(diǎn)是操作難度大一些，對FPGA水平要求較高。

本文詳細(xì)描述了FPGA純verilog編解碼SDI視頻，然后任意尺寸縮放拼接輸出的實(shí)現(xiàn)設(shè)計(jì)方案，工程代碼編譯通過后上板調(diào)試驗(yàn)證，文章末尾有演示視頻，可直接項(xiàng)目移植，適用于在校學(xué)生、研究生項(xiàng)目開發(fā)，也適用于在職工程師做項(xiàng)目開發(fā)，可應(yīng)用于醫(yī)療、軍工等行業(yè)的數(shù)字成像和圖像傳輸領(lǐng)域；

設(shè)計(jì)思路和架構(gòu)

設(shè)計(jì)思路和架構(gòu)如下：

在這里插入圖片描述

本設(shè)計(jì)的流程為：

FPGA解碼3G-SDI輸入視頻，輸入分辨率為1920x1080@30Hz，經(jīng)硬件解碼后，將圖像縮小到960X540，并復(fù)制為4路視頻，模擬4路輸入，送到DDR3緩存做視頻拼接，最后4路視頻拼接顯示到1920X1080的顯示屏上，具體請看文章末尾的演示視頻。。。

SDI攝像頭

我用到的SDI攝像頭輸出視頻分辨率1080P@30Hz；根據(jù)不同相機(jī)有所區(qū)別；

Gv8601a單端轉(zhuǎn)差

Gv8601a起到均衡 EQ 功能，這里選用Gv8601a是因?yàn)槌u了Xilinx官方的板子，當(dāng)然也可以用其他型號器件。

GTX解串

GTX負(fù)責(zé)解串，將原始SDI視頻解為20位的并行數(shù)據(jù)，我的板子是K7，所以用GTX，如果是A7的板子則用GTP，這里使用GTX并沒有調(diào)用IP，而是直接調(diào)用GTXE2_CHANNEL和GTXE2_COMMON源語，這一點(diǎn)可謂將Xilinx的GTX資源用到了極致水平，值得好好品讀，其實(shí)調(diào)用IP無非也就是把調(diào)用源語變得界面化而已，直接調(diào)用源語或許理解更為深刻，這一點(diǎn)，在市面上的所謂FPGA教程里都學(xué)不到。

SDI解碼

調(diào)用SMPTE-SDI IP核實(shí)現(xiàn)，GTX只是將高速串行數(shù)據(jù)解為了并行，但并沒有解析SDI協(xié)議，SMPTE-SDI IP核則完成了SDI協(xié)議的解碼，去掉了SDI協(xié)議中的數(shù)據(jù)包信息和控制信息，解析出有效的視頻數(shù)據(jù)，詳細(xì)的SMPTE-SDI IP核接口定義請參考官方的使用手冊;

VGA時(shí)序恢復(fù)

此模塊的作用就是解碼恢復(fù)出hs、vs以及de信號，即恢復(fù)正常的VGA視頻時(shí)序；

要恢復(fù)正常的VGA視頻時(shí)序，首先得看懂下面這張圖：

在這里插入圖片描述

根據(jù)這張表即可恢復(fù)出圖像時(shí)序，具體看代碼，這里一兩句話實(shí)在講不清楚，如果要完全講明白，寫5本書都搓搓有余；

YUV轉(zhuǎn)RGB

這里就簡單了，YUV4:4:4轉(zhuǎn)RGB8:8:8，幾條公式和幾行代碼的事兒，屬于低端操作；

至此，SDI解碼過程就完成了，接下來就是圖像輸出過程；

圖像縮放

圖像縮放模塊采用純verilog代碼實(shí)現(xiàn)，沒有任何IP，可在包括國產(chǎn)FPGA在內(nèi)的各種FPGA平臺間任意移植，支持任意比例、任意分辨率、任意尺寸圖像縮放，將臨近插值和雙線性插值兩種算法合二為一，通過輸入信號高低電平選擇其一，本設(shè)計(jì)選擇的雙線性插值算法。

由于SDI攝像頭輸入是1920x1080，我的顯示器最高只支持1080P顯示，所以本設(shè)計(jì)只能做縮小，不能做放大，為了適應(yīng)1080P屏幕的視頻拼接效果，所以將SDI圖像縮小到960X540分辨率。

FDMA圖像緩存實(shí)現(xiàn)拼接

多路視頻的拼接顯示原理如下：

在這里插入圖片描述

以把 2 個(gè)攝像頭 CAM0 和 CAM1 輸出到同一個(gè)顯示器上為列，為了把 2 個(gè)圖像顯示到 1 個(gè)顯示器，首先得搞清楚以下關(guān)系：

hsize：每 1 行圖像實(shí)際在內(nèi)存中占用的有效空間，以 32bit 表示一個(gè)像素的時(shí)候占用內(nèi)存大小為 hsize*4；

hstride：用于設(shè)置每行圖像第一個(gè)像素的地址,以 32bit 表示一個(gè)像素的時(shí)候 v_cnt* hstride*4；

vsize：有效的行；

因此很容易得出 cam0 的每行第一個(gè)像素的地址也是 v_cnt* hstride*4；

同理如果我們需要把 cam1 在 hsize 和 vsize 空間的任何位置顯示，我們只要關(guān)心 cam1 每一行圖像第一個(gè)像素的地址，可以用以下公式 v_cnt* hstride*4+offset；

uifdma_dbuf 支持 stride 參數(shù)設(shè)置，stride 參數(shù)可以設(shè)置輸入數(shù)據(jù) X(hsize)方向每一行數(shù)據(jù)的第一個(gè)像素到下一個(gè)起始像素的間隔地址，利用 stride 參數(shù)可以非常方便地?cái)[放輸入視頻到內(nèi)存中的排列方式。

根據(jù)以上鋪墊，每路攝像頭緩存的基地址如下：

CAM0：ADDR_BASE=0x80000000；

CAM1：ADDR_BASE=0x80000000+(1920-960)X4；

CAM2：ADDR_BASE=0x80000000+(1080-540)X1920X4；

CAM3：ADDR_BASE=0x80000000+(1080-540)X1920X4+(1920-960)X4；

地址設(shè)置完畢后基本就完事兒了；