成為一名說得過去的FPGA設(shè)計者，需要練好5項基本功：仿真、綜合、時序分析、調(diào)試、驗證。

需要強(qiáng)調(diào)的一點是，以上基本功是針對FPGA設(shè)計者來說的，不是針對IC設(shè)計者的。對于IC設(shè)計，我不懂，所以不敢妄言。

對于FPGA設(shè)計者來說，練好這5項基本功，與用好相應(yīng)的EDA工具是同一過程，對應(yīng)關(guān)系如下：

仿真：Modelsim, Quartus II(Simulator Tool)

綜合：Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)

時序：Quartus II (TimeQues t Timing Analyzer, Technology Map Viewer, Chip Planner)

調(diào)試：Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)

驗證：Modelsim, Quartus II(Test Bench Template Writer)

掌握HDL語言雖然不是FPGA設(shè)計的全部，但是HDL語言對FPGA設(shè)計的影響貫穿于整個FPGA設(shè)計流程中，與FPGA設(shè)計的5項基本功是相輔相成的。

對于FPGA設(shè)計者來說，用好HDL語言的可綜合子集可以完成FPGA設(shè)計50%的工作——設(shè)計編碼。

練好仿真、綜合、時序分析這3項基本功，對于學(xué)習(xí)HDL語言的可綜合子集有如下幫助：

通過仿真，可以觀察HDL語言在FPGA中的邏輯行為。

通過綜合，可以觀察HDL語言在FPGA中的物理實現(xiàn)形式。

通過時序分析，可以分析HDL語言在FPGA中的物理實現(xiàn)特性。

對于FPGA設(shè)計者來說，用好HDL語言的驗證子集，可以完成FPGA設(shè)計另外50%的工作——調(diào)試驗證。

搭建驗證環(huán)境，通過仿真的手段可以檢驗FPGA設(shè)計的正確性。

全面的仿真驗證可以減少FPGA硬件調(diào)試的工作量。

把硬件調(diào)試與仿真驗證方法結(jié)合起來，用調(diào)試解決仿真未驗證的問題，用仿真保證已經(jīng)解決的問題不在調(diào)試中再現(xiàn)，可以建立一個回歸驗證流程，有助于FPGA設(shè)計項目的維護(hù)。

審核編輯：湯梓紅