并口通信是最常用基礎(chǔ)功能，實(shí)現(xiàn)ARM9與FPGA的并口通信有兩種方式，一種頗為巧妙，利用SMC（Static Memory Controllor），其中的使能點(diǎn)都通過(guò)寄存器可以輕松控制；另一種方式就是通過(guò)GPIO來(lái)完成。

由于我拿到板子硬件的DRAM_CSN0、DRAM_WEN和DRAM_RDN在前期PCB設(shè)計(jì)時(shí)沒(méi)有充分考慮過(guò)SMC可能被使用，故使用接插件上其他引腳進(jìn)行代替，使用了圖1中畫(huà)圈的三根引腳SPI0_MOSI、SPI0_SCK、SPI0_CS。因?yàn)檫@三根引腳可以復(fù)用為GPIO，所以在并口調(diào)試中將這三根引腳當(dāng)作GPIO來(lái)使用。

圖1

圖2

圖3

表1

硬件連接對(duì)應(yīng)情況如圖2、圖3和表1所示。到此，你應(yīng)該已經(jīng)了解了實(shí)現(xiàn)通信需要關(guān)注的引腳了吧。

工程步驟：

1??????重設(shè)Pin Planner

根據(jù)當(dāng)前硬件的實(shí)際連接情況，對(duì)Quartus中的Pin Planner進(jìn)行更新，將信號(hào)i_rd_cpu、i_wr_cpu、i_select對(duì)應(yīng)的location改為PIN_W22、PIN_W21、PIN_W20。如圖4所示。

圖4

2??????對(duì)PIOA的寄存器組重新初始化

在最初的驅(qū)動(dòng)程序中包括了對(duì)GPIO的初始化，經(jīng)過(guò)試驗(yàn)觀察PIO可讀寄存器的內(nèi)容發(fā)現(xiàn)寄存器的配置不能滿足本任務(wù)的完成，使用已有的初始化會(huì)干擾到使能信號(hào)的操作，于是要對(duì)GPIO進(jìn)行重新初始化，對(duì)寄存器進(jìn)行配置。

2.1???????PIO_PER寄存器

圖5

該寄存器是用來(lái)啟用PIOA各個(gè)引腳的GPIO模式，如圖5所示，每一位都對(duì)應(yīng)控制著一根GPIO管腳，通過(guò)給P1、P2、P3置1激活了PA1、PA2、PA3的GPIO模式，同時(shí)也等于關(guān)閉了復(fù)用外圍A、B的模式。

2.2???????PIO_OER寄存器

圖6

該寄存器有默認(rèn)的設(shè)置，觀察發(fā)現(xiàn)最低4位默認(rèn)為1100。本項(xiàng)目需要用到GPIO的輸出模式，所以需要對(duì)該寄存器進(jìn)行重新配置，給P1，P2，P3置1，開(kāi)啟引腳的輸出功能。

2.3???????PIO_PUDR寄存器

圖7

通過(guò)觀察PIO_PUSR寄存器可以發(fā)現(xiàn)默認(rèn)的上拉寄存器是全部開(kāi)啟的，上拉寄存器的啟用會(huì)影響GPIO的正常輸出，所以通過(guò)PIO_PUDR寄存器將上拉寄存器關(guān)閉，為之后正常操控GPIO提供基礎(chǔ)。

數(shù)據(jù)的寫(xiě)入：

1???????概況

PIO_SODR和PIO_CODR這兩個(gè)寄存器可以將指定位的GPIO電平置1置0。由于這里設(shè)計(jì)的讀寫(xiě)使能為低電平有效，在程序中首先將涉及的信號(hào)均拉高，相當(dāng)于對(duì)信號(hào)進(jìn)行一個(gè)復(fù)位。之后就可以進(jìn)行數(shù)據(jù)的發(fā)送工作。

圖8

圖9

圖8為連續(xù)發(fā)送0x1122,0x3344,0x5566等多個(gè)數(shù)據(jù)時(shí)的情況，在寫(xiě)使能的上升沿對(duì)數(shù)據(jù)總線和地址總線上的信息進(jìn)行取樣；圖9中顯示當(dāng)寫(xiě)使能信號(hào)上升沿的時(shí)刻，數(shù)據(jù)總線上的信息為0x5566，地址總線上的信息為0x0005，即將0x5566存儲(chǔ)到RAM的0x0005地址中。（上圖SignalTap采樣時(shí)鐘為125MHz）

在一個(gè)發(fā)送周期中，經(jīng)歷以下過(guò)程：

0：地址總線上出現(xiàn)地址信息；

1：片選信號(hào)拉低；

2：寫(xiě)使能信號(hào)拉低；

3：數(shù)據(jù)放到數(shù)據(jù)總線上；

4：寫(xiě)使能拉高，同時(shí)在上升沿時(shí)刻對(duì)數(shù)據(jù)取樣；

5：片選信號(hào)拉高。

在DATASHEET的SMC一章中有對(duì)并口的發(fā)送時(shí)序進(jìn)行描述，當(dāng)前實(shí)驗(yàn)結(jié)果也符合數(shù)據(jù)手冊(cè)中通過(guò)SMC實(shí)現(xiàn)并口通信的說(shuō)明，如圖10、圖11所示?？梢?jiàn)，其實(shí)兩種方式大同小異，實(shí)現(xiàn)的結(jié)果相同。

圖10

圖11

2???????ARM中數(shù)據(jù)的發(fā)送

通過(guò)FPGA_WriteData函數(shù)完成數(shù)據(jù)的發(fā)送工作，其中使用了PIO寄存器中的PIO_CODR，PIO_SODR，PIO_ODSR三個(gè)寄存器，分別實(shí)現(xiàn)使能拉低，使能拉高，和標(biāo)志位判斷的功能。

#define?WREG(x)?(*((volatile unsigned short *)(x)))?語(yǔ)句中，(volatileunsigned short *)(x)將x定義為了一個(gè)地址指針，再通過(guò)*取內(nèi)容，這樣就可以將數(shù)據(jù)寫(xiě)到這個(gè)地址上，在之后的程序中只要直接調(diào)用WREG（）就可以方便的向地址寫(xiě)數(shù)據(jù)。

3???????FPGA中數(shù)據(jù)的存儲(chǔ)

reg uprise_wr_dly;

always @(posedgei_clk,negedge i_rst_n)

begin

if(!i_rst_n)

uprise_wr_dly <= 1'b0;

else

uprise_wr_dly <= i_wr_cpu_pre;

end

reg wr;

always @(posedgei_clk,negedge i_rst_n)

begin

if(!i_rst_n)

wr <= 1'b0;

else if((i_wr_cpu_pre == 1'b1) && (uprise_wr_dly ==1'b0))

wr <= 1'b1;

else

wr <= wr;

end

以上程序制作了一個(gè)比寫(xiě)使能信號(hào)延后一個(gè)clock的信號(hào)，再通過(guò)兩個(gè)信號(hào)的組合判斷實(shí)現(xiàn)了寫(xiě)使能上升沿信號(hào)的處理。這在FPGA的程序中是很常見(jiàn)的處理方式。

最后通過(guò)RAM程序中的接口程序，將已經(jīng)處理好的數(shù)據(jù)總線信號(hào)、地址總線信號(hào)和使能信號(hào)、時(shí)鐘信號(hào)添加進(jìn)接口當(dāng)中，功能便實(shí)現(xiàn)了。

數(shù)據(jù)的讀?。?/p>

數(shù)據(jù)讀取時(shí)的使能信號(hào)同樣使用了PIO_CODR和PIO_SODR這兩個(gè)關(guān)鍵的寄存器，按照時(shí)序控制這兩個(gè)寄存器的值即可。

數(shù)據(jù)讀取的情況如圖12所示：

圖12

通過(guò)對(duì)FPGA編程將數(shù)據(jù)0x3456放到數(shù)據(jù)總線上，在ARM的程序中對(duì)數(shù)據(jù)總線所在的地址進(jìn)行讀取，就可以將數(shù)據(jù)讀出。這里將讀出的數(shù)據(jù)存儲(chǔ)到了PIOC寄存器中，你也可以把它放到變量中來(lái)觀察，驗(yàn)證對(duì)錯(cuò)。在IAR里查看PIOC的只讀寄存器PIOC_ODSR就可以看到數(shù)據(jù)已經(jīng)被存放到了寄存器當(dāng)中。

關(guān)于涉及到的寄存器、寄存器的控制方式、使能信號(hào)的時(shí)序以及相關(guān)軟件的使用和編程思路，讀取與寫(xiě)入是大致一樣的，這里不再重復(fù)描述。