在工業(yè)領(lǐng)域中經(jīng)常要用到低頻數(shù)字式相位儀來精確測量兩信號之問的相位差，比如在電力系統(tǒng)、頻率特性的研究、激光測距等領(lǐng)域均有廣泛的應(yīng)用，相位檢測的精度直接決定系統(tǒng)的整體性能。這就要求測量儀逐漸向智能化和測試自動(dòng)化方向發(fā)展，本設(shè)計(jì)采用MCU和FPGA相結(jié)合的系統(tǒng)方案，以AVR單片機(jī)ATmega128和Altera公司的Cyclone系列EP1C3T100為核心，充分發(fā)揮各自的優(yōu)勢，如AVR單片機(jī)先進(jìn)的RISC結(jié)構(gòu)和強(qiáng)勁的運(yùn)算、控制功能，Altera公司的FPGA運(yùn)算速度快、資源豐富以及易編程的特點(diǎn)，合理設(shè)計(jì)，此方案的相位儀具備速度快、穩(wěn)定可靠、精度高等優(yōu)點(diǎn)，而且容易實(shí)現(xiàn)“智能化”和“自動(dòng)化”。

1 系統(tǒng)方案設(shè)計(jì)

1．1 測量方法的比較與選擇

目前相位測量的方法主要有兩種：

1）DFT測相法即將待測信號通過A／D轉(zhuǎn)換得到f（n），f（n）按離散傅里葉變換得出離散頻譜F（k），f（n）和F（k）為傅里葉變換對，通過運(yùn)算得到兩路信號的基波相位，從而計(jì)算出相位差。DFT測相法的精度受限于ADC的采樣精度，需要高速ADC對信號進(jìn)行過采樣，測量方案復(fù)雜，可以通過采集卡在計(jì)算機(jī)上實(shí)現(xiàn)虛擬儀器，所以主要應(yīng)用在精度要求很高的場合和虛擬儀器中。

2）填充計(jì)數(shù)測相法 即兩路同頻的正弦信號經(jīng)過信號整形電路后得到方波信號，方波信號經(jīng)過鑒相器后，得到兩路輸入信號的相位差信號，用固定頻率的采樣脈沖進(jìn)行填充并計(jì)數(shù)，從而計(jì)算出相位差。填充計(jì)數(shù)測相法主要應(yīng)用在要求一定的精度，測量的頻率不是太高但實(shí)時(shí)性要求很強(qiáng)的場合，易于實(shí)現(xiàn)數(shù)字化和自動(dòng)化，低頻數(shù)字相位儀適合用填充計(jì)數(shù)法。

填充計(jì)數(shù)測相法的基本算法：若正弦波整形后的方波信號頻率為f，周期為T，采樣脈沖周期為TC，方波一個(gè)周期內(nèi)對采樣脈沖計(jì)數(shù)為，n則被測信號頻率f=1／T=1／NTC。同樣的方法測出兩個(gè)同頻正弦波起點(diǎn)之間的時(shí)間差為△t，則兩信號的相位差△θ=△t·360°／T。

1．2 系統(tǒng)方案的確定

由系統(tǒng)測量方法可知，數(shù)據(jù)需要采集、運(yùn)算及顯示，考慮到FiELD Programmable Gate Array（FPGA）集成度高、I／O資源豐富、穩(wěn)定可靠，選擇余地大，外圍元件很少，近年來價(jià)格下降等優(yōu)勢，以及MCU良好的人機(jī)接口和運(yùn)算控制功能，所以本系統(tǒng)由MCU和FPGA相結(jié)合構(gòu)成測控主體。FPGA負(fù)責(zé)采集測頻和測相位差的脈沖信號，MCU負(fù)責(zé)讀FPGA采集的數(shù)據(jù)，計(jì)算待測信號頻率和相位差并在LCD上顯示。

所以，系統(tǒng)由4個(gè)部分組成：待測信號調(diào)理電路、FPGA數(shù)據(jù)采集電路、MCU數(shù)據(jù)運(yùn)算控制電路和LCD數(shù)據(jù)顯示電路，如圖1所示。

2 測量誤差的分析與消除

相位測量儀的完善設(shè)計(jì)，不僅要有合適的測量方法和系統(tǒng)實(shí)現(xiàn)方案，還需要著重分析誤差產(chǎn)生的原因和確定消除的方法。

1）填充時(shí)鐘頻率（即數(shù)據(jù)采樣信號）的影響與確定本相位測量儀的測頻范圍為20 Hz～20 kHz，相位差的范圍為△θ=0°～359．9°，相位差的顯示分辨率為0．1°，要求測量相位的絕對誤差≤2。

被測頻率20 Hz≤f≤20 kHz，則周期50μs≤T≤50 ms。

T=50 μs，絕對誤差取0．1°～2°。

則填充時(shí)鐘信號周期：0.1°x50 μs／360°≤TC≤2°x50 μs／360°即：1／72（μs）≤TC≤1／3．6（μs），可以得出填充時(shí)鐘頻率：

3．6 MHz≤fC≤72 MHz。

T=50ms內(nèi)對TC=1／3．6（μs）的填充脈沖計(jì)數(shù)，計(jì)數(shù)值Nmin=180000≤218；對TC=1／72（μs）的填充脈沖計(jì)數(shù)，計(jì)數(shù)值Nmax=3600000≤ 222。

本設(shè)計(jì)考慮MCU的計(jì)算及分頻取得信號的方便，填充時(shí)鐘信號頻率fC=20 MHz，測量絕對誤差《1°，F(xiàn)PGA在20 MHz時(shí)鐘信號作用下對待測信號周期和相位對應(yīng)的時(shí)間差進(jìn)行計(jì)數(shù)，F(xiàn)PGA采樣的二進(jìn)制數(shù)據(jù)位為20 bit，可以保證測量的精度。

2）待測信號調(diào)理電路中零點(diǎn)漂移的影響與消除待測信號調(diào)理電路主要作用是把輸入信號整形變換成矩形波，通常采用過零比較器或者施密特觸發(fā)器。

過零比較器在零點(diǎn)電位附近可能會有振蕩，輸入信號在零點(diǎn)電位附近時(shí)，電壓比較器處于放大區(qū)，整形后的矩形波在邊沿會產(chǎn)生抖動(dòng)，使系統(tǒng)無法進(jìn)行測量。要消除這種抖動(dòng)，可以采用施密特觸發(fā)器。為了保證測量的精度，施密特觸發(fā)器必須符合兩個(gè)條件：一是兩路被測信號幅度基本相等，二是門限電平要基本接近。

3）整形后方渡邊沿的陡峭程度的影響與消除信號經(jīng)過整形后輸出的矩形脈沖信號直接送給FPGA，則FPGA不能立即獲取穩(wěn)定的數(shù)字脈沖信號，就會使系統(tǒng)的精度受到很大影響。這主要是由于整形后方波邊沿不夠陡峭造成的。要解決此問題，一是選取具有較大壓擺率的器件，二是在比較器的后端加一級微分電路來提升脈沖信號的邊沿。

4）中低頻測量精度的影響與消除采用20 MHz數(shù)據(jù)采樣信號來循環(huán)計(jì)數(shù)被測信號的周期及相位差對應(yīng)的時(shí)間差，精度達(dá)到0．05 μs，20位數(shù)字量的單位是0．05μs。利用被測信號刷新采樣計(jì)數(shù)，實(shí)現(xiàn)高頻多測量，低頻少測量，時(shí)間計(jì)數(shù)精確可靠，這樣，F(xiàn)PGA可以為MCU提供穩(wěn)定的數(shù)據(jù)。

3 系統(tǒng)硬件電路的設(shè)計(jì)

3．1 前端信號調(diào)理電路的設(shè)計(jì)

施密特觸發(fā)器（遲滯比較器）雖然可以很好地消除比較器過零引起的抖動(dòng)，但是其輸出信號和輸入信號存在相位差，如果兩路被測信號的幅度基本相等且兩個(gè)施密特觸發(fā)器的門限電平又很接近，則施密特觸發(fā)器引入的相位誤差對測量系統(tǒng)誤差幾乎無影響。

采用LM339內(nèi)部有4個(gè)獨(dú)立的電壓比較器，該電壓比較器的特點(diǎn)是：失調(diào)電壓小，典型值為2 mV；電源電壓范圍寬，雙電源電壓為±1～±18 V；對比較信號源的內(nèi)阻限制較寬。同相和反相輸入端電壓差別大于10 mV就能確保輸出能從一種狀態(tài)可靠地轉(zhuǎn)換到另一種狀態(tài)，輸出端相當(dāng)于一只不接集電極電阻的晶體三極管，在使用時(shí)輸出端到正電源一般須接一只電阻。在跳變電壓值附近的干擾不超過回差A(yù)U，輸出電壓的值就將是穩(wěn)定的。正反饋可以加快比較器的響應(yīng)速度。由于遲滯比較器加的正反饋很強(qiáng)，遠(yuǎn)比電路中的寄生耦合強(qiáng)得多，所以可免除由于電路寄生耦合而產(chǎn)生的自激振蕩。通過調(diào)節(jié)電位器，使兩個(gè)施密特觸發(fā)器的門限電平基本相等，保證輸入電路對相位差測量不帶來誤差。電路如圖2所示。

3．2 系統(tǒng)測量電路設(shè)計(jì)

以單片機(jī)為核心設(shè)計(jì)相位儀，如其晶振為24 MHz，單片機(jī)C／T的計(jì)數(shù)誤差為1個(gè)機(jī)器周期為±0．5 μs，則絕對誤差為360°x0．5 μs／50μs=3．6°，所以，當(dāng)被測信號頻率很高時(shí)很難滿足測量要求。

本設(shè)計(jì)采用AVR單片機(jī)與FPGA相結(jié)合的方案，F(xiàn)PGA實(shí)現(xiàn)數(shù)據(jù)采集，將所測信號的頻率和相位差所對應(yīng)時(shí)間差轉(zhuǎn)換為二進(jìn)制數(shù)據(jù)傳給單片機(jī)；單片機(jī)從FPGA獲取數(shù)據(jù)，經(jīng)過運(yùn)算、轉(zhuǎn)換等數(shù)據(jù)處理，將被測信號的頻率和相位差在LCD上顯示。

系統(tǒng)電原理圖如圖3所示。MCU采用ATMEL公司的AVR單片機(jī)ATmega128，具有先進(jìn)的RISC結(jié)構(gòu)，大多數(shù)指令在一個(gè)時(shí)鐘周期內(nèi)完成，有32個(gè)8位通用工作寄存器及外設(shè)控制寄存器，克服了一般單片機(jī)單一累加器數(shù)據(jù)處理帶來的瓶頸。有128 KB的系統(tǒng)內(nèi)可編程Flash，4 KB的EEPROM以及4 KB的內(nèi)部SRAM，遵循JTAG標(biāo)準(zhǔn)的邊界掃描功能，支持?jǐn)U展的片內(nèi)調(diào)試，可通過JTAG接口實(shí)現(xiàn)對Flash、EEPROM、熔絲位和鎖定位的編程。

FPGA采用ALTEm Cyclone系列的EP1C3T100，配置芯片為EPCS1，VHDL功能程序經(jīng)過全編譯會生成．SOF和．pof文件，配置的下載為Byte-Blaster II，［Mode］項(xiàng)選擇“JTAG”為把．sof文件配置到FPGA芯片EP1C3T100中，用于調(diào)試；［Mode］項(xiàng)選擇“Active Serial Programming”為把．pof文件下載到配置芯片EPCS1中，系統(tǒng)重新上電時(shí)正常運(yùn)行。

LCD采用HTM12864，為128x64串行數(shù)據(jù)傳送液晶顯示器，背光燈通過光耦受到控制。

ATmega128和EP1C3T100設(shè)計(jì)各自的JTAG接口。圖3繪出了ATmega128和EP1C3T100的接口D0～D19、EN、Dsel、LCN；ATmega128與HTM12864的接口RET、D／C、SCLK、DATA；EP1C3T100的輸入信號FAin和FBin，66 MHz外部有源晶振，配置芯片EPCS1。

4 系統(tǒng)軟件的設(shè)計(jì)

4．1 FPGA數(shù)據(jù)采集VHDL程序設(shè)計(jì)

FPGA數(shù)據(jù)采集的VHDL程序設(shè)計(jì)是在ALTEra QUARTuslI開發(fā)軟件平臺及實(shí)驗(yàn)開發(fā)系統(tǒng)上完成的。程序設(shè)計(jì)采用自頂向下（up-to-down）的設(shè)計(jì)方法。FPGA系統(tǒng)的模塊構(gòu)成如圖4所示。采樣信號發(fā)生模塊完成時(shí)鐘信號源的分頻工作，得到CLK=20 MHz；待測信號采樣模塊在控制信號產(chǎn)生模塊的周期閘門信號Tk和時(shí)間清零信號Tcr的作用下，輸出待測信號周期和相位差數(shù)據(jù)；測量數(shù)據(jù)提取模塊在鑒相信號JXc和計(jì)數(shù)提取信號Lad的作用下，并在輸出使能信號EN和數(shù)據(jù)類型信號Dsel控制下分別輸出周期和相位差數(shù)據(jù)，交MCU運(yùn)算處理顯示。