1：什么是同步邏輯和異步邏輯？

同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。

同步時(shí)序邏輯電路的特點(diǎn)：各觸發(fā)器的時(shí)鐘端全部連接在一起，并接在系統(tǒng)時(shí)鐘端，只有當(dāng)時(shí)鐘脈沖到來(lái)時(shí)，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個(gè)時(shí) 鐘脈沖的到來(lái)，此時(shí)無(wú)論外部輸入 x有無(wú)變化，狀態(tài)表中的每個(gè)狀態(tài)都是穩(wěn)定的。 異步時(shí)序邏輯電路的特點(diǎn)：電路中除可以使用帶時(shí)鐘的觸發(fā)器外，還可以使用不帶時(shí)鐘的觸發(fā)器和延遲元件作為存儲(chǔ)元件，電路中沒(méi)有統(tǒng)一的時(shí)鐘，電路狀態(tài)的改變由外部輸入的 變化直接引起。

2：同步電路和異步電路的區(qū)別：

同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā) 器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。異步電路：電路沒(méi)有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。

3：時(shí)序設(shè)計(jì)的實(shí)質(zhì)：

電路設(shè)計(jì)的難點(diǎn)在時(shí)序設(shè)計(jì)，時(shí)序設(shè)計(jì)的實(shí)質(zhì)就是滿足每一個(gè)觸發(fā)器的建立/保持時(shí)間的而要求。

建立時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來(lái)之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間。

保持時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來(lái)之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間。

不考慮時(shí)鐘的skew，D2的建立時(shí)間不能大于（時(shí)鐘周期T - D1數(shù)據(jù)最遲到達(dá)時(shí)間T1max+T2max）；保持時(shí)間不能大于（D1數(shù)據(jù)最快到達(dá)時(shí)間T1min+T2min）；否則D2的數(shù)據(jù)將進(jìn)入亞穩(wěn)態(tài)并向后級(jí)電路傳播。

4：為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間？

因?yàn)橛|發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時(shí)間的，如果不滿足建立和保持時(shí)間，觸發(fā)器將進(jìn)入亞穩(wěn)態(tài)，進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在0和1之間變化，這時(shí)需要經(jīng)過(guò)一個(gè)恢復(fù)時(shí)間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用兩級(jí)觸發(fā)器來(lái)同步異步輸入信號(hào)。這樣做可以防止由于異步輸入信號(hào)對(duì)于本級(jí)時(shí)鐘可能不滿足建立保持時(shí)間而使本級(jí)觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。

（比較容易理解的方式）換個(gè)方式理解：需要建立時(shí)間是因?yàn)橛|發(fā)器的D段像一個(gè)鎖存器在接受數(shù)據(jù)，為了穩(wěn)定的設(shè)置前級(jí)門的狀態(tài)需要一段穩(wěn)定時(shí)間；需要保持時(shí)間是因?yàn)樵跁r(shí)鐘沿到來(lái)之后，觸發(fā)器要通過(guò)反饋來(lái)所存狀態(tài)，從后級(jí)門傳到前級(jí)門需要時(shí)間。

5：什么是亞穩(wěn)態(tài)？為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？

這也是一個(gè)異步電路同步化的問(wèn)題。亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定的時(shí)間段內(nèi)到達(dá)一個(gè)可以確認(rèn)的狀態(tài)。使用兩級(jí)觸發(fā)器來(lái)使異步電路同步化的電路其實(shí)叫做“一步同位器”，他只能用來(lái)對(duì)一位異步信號(hào)進(jìn)行同步。兩級(jí)觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設(shè)第一級(jí)觸發(fā)器的輸入不滿足其建立保持時(shí)間，它在第一個(gè)脈沖沿到來(lái)后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一個(gè)脈沖沿到來(lái)之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來(lái)，而且穩(wěn)定的數(shù)據(jù)必須滿足第二級(jí)觸發(fā)器的建立時(shí)間，如果都滿足了，在下一個(gè)脈沖沿到來(lái)時(shí)，第二級(jí)觸發(fā)器將不會(huì)出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说臄?shù)據(jù)滿足其建立保持時(shí)間。同步器有效的條件：第一級(jí)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù)時(shí)間 + 第二級(jí)觸發(fā)器的建立時(shí)間 《 = 時(shí)鐘周期。

其他降低亞穩(wěn)態(tài)的方式：

1 降低系統(tǒng)時(shí)鐘頻率

2 用反應(yīng)更快的FF

3 引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播（可以采用前面說(shuō)的加兩級(jí)觸發(fā)器）。

4 改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào)

6：系統(tǒng)最高速度計(jì)算（最快時(shí)鐘頻率）和流水線設(shè)計(jì)思想：

同步電路的速度是指同步系統(tǒng)時(shí)鐘的速度，同步時(shí)鐘愈快，電路處理數(shù)據(jù)的時(shí)間間隔越短，電路在單位時(shí)間內(nèi)處理的數(shù)據(jù)量就愈大。假設(shè) Tco是觸發(fā)器的輸入數(shù)據(jù)被時(shí)鐘打入到觸發(fā)器到數(shù)據(jù)到達(dá)觸發(fā)器輸出端的延時(shí)時(shí)間;Tdelay 是組合邏輯的延時(shí);Tsetup是D觸發(fā)器的建立時(shí)間。假設(shè)數(shù)據(jù)已被時(shí)鐘打入 D 觸發(fā)器，那么數(shù)據(jù)到達(dá)第一個(gè)觸發(fā)器的Q輸出端需要的延時(shí)時(shí)間是 Tco，經(jīng)過(guò)組合邏輯的延時(shí)時(shí)間為Tdelay，然后到達(dá)第二個(gè)觸發(fā)器的D端，要希望時(shí)鐘能在第二個(gè)觸發(fā)器再次被穩(wěn)定地打入觸發(fā)器，則時(shí)鐘的延遲必須大于Tco+Tdelay+Tsetup，也就是說(shuō)最小的時(shí)鐘周期 Tmin =Tco+Tdelay+Tsetup，即最快的時(shí)鐘頻率*Fmax=1/Tmin。FPGA 開發(fā)軟件也是通過(guò)這種方法來(lái)計(jì)算系統(tǒng)最高運(yùn)行速度 Fmax。因?yàn)?Tco 和Tsetup是由具體的器件工藝決定的，故設(shè)計(jì)電路時(shí)只能改變組合邏輯的延遲時(shí)間Tdelay*，所以說(shuō)縮短觸發(fā)器間組合邏輯的延時(shí)時(shí)間是提高同步電路速度的關(guān)鍵所在。由于一般同步電路都大于一級(jí)鎖存，而要使電路穩(wěn)定工作，時(shí)鐘周期必須滿足最大延時(shí)要求。故只有縮短最長(zhǎng)延時(shí)路徑，才能提高電路的工作頻率?？梢詫⑤^大的組合邏輯分解為較小的N塊，通過(guò)適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，然后在中間插入觸發(fā)器，并和原觸發(fā)器使用相同的時(shí)鐘，就可以避免在兩個(gè)觸發(fā)器之間出現(xiàn)過(guò)大的延時(shí)，消除速度瓶頸，這樣可以提高電路的工作頻率。這就是所謂”流水線”技術(shù)的基本設(shè)計(jì)思想，即原設(shè)計(jì)速度受限部分用一個(gè)時(shí)鐘周期實(shí)現(xiàn)，采用流水線技術(shù)插入觸發(fā)器后，可用 N 個(gè)時(shí)鐘周期實(shí)現(xiàn)，因此系統(tǒng)的工作速度可以加快，吞吐量加大。注意，流水線設(shè)計(jì)會(huì)在原數(shù)據(jù)通路上加入延時(shí)，另外硬件面積也會(huì)稍有增加。

例子：給了reg的setup，hold時(shí)間，求中間組合邏輯的delay范圍 ：Delay 《 period - setup – hold

7：時(shí)序約束的概念和基本策略？

時(shí)序約束主要包括周期約束，偏移約束，靜態(tài)時(shí)序路徑約束三種。通過(guò)附加時(shí)序約束可以綜合布線工具調(diào)整映射和布局布線，使設(shè)計(jì)達(dá)到時(shí)序要求。附加時(shí)序約束的一般策略是先附加全局約束，然后對(duì)快速和慢速例外路徑附加專門約束。附加全局約束時(shí)，首先定義設(shè)計(jì)的所有時(shí)鐘，對(duì)各時(shí)鐘域內(nèi)的同步元件進(jìn)行分組，對(duì)分組附加周期約束，然后對(duì) FPGA/CPLD 輸入輸出PAD 附加偏移約束、對(duì)全組合邏輯的 PAD TO PAD路徑附加約束。附加專門約束時(shí)，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。

8：附加約束的作用？

作用：

1：提高設(shè)計(jì)的工作頻率（減少了邏輯和布線延時(shí)）;

2：獲得正確的時(shí)序分析報(bào)告;（靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便靜態(tài)時(shí)序分析工具可以正確的輸出時(shí)序報(bào)告）

3：指定 FPGA/CPLD 的電氣標(biāo)準(zhǔn)和引腳位置。

9：FPGA 設(shè)計(jì)工程師努力的方向：

SOPC，高速串行 I/O，低功耗，可靠性，可測(cè)試性和設(shè)計(jì)驗(yàn)證流程的優(yōu)化等方面。隨著芯片工藝的提高，芯片容量、集成度都在增加，F(xiàn)PGA設(shè)計(jì)也朝著高速、高度集成、低功 耗、高可靠性、高可測(cè)、可驗(yàn)證性發(fā)展。芯片可測(cè)、可驗(yàn)證，正在成為復(fù)雜設(shè)計(jì)所必備的條件，盡量在上板之前查出bug，將發(fā)現(xiàn) bug 的時(shí)間提前，這也是一些公司花大力氣設(shè)計(jì)仿真 平臺(tái)的原因。另外隨著單板功能的提高、成本的壓力，低功耗也逐漸進(jìn)入FPGA 設(shè)計(jì)者的 考慮范圍，完成相同的功能下，考慮如何能夠使芯片的功耗最低，據(jù)說(shuō) altera、xilinx 都在根據(jù)自己的芯片特點(diǎn)整理如何降低功耗的文檔。高速串行 IO 的應(yīng)用，也豐富了 FPGA 的應(yīng)用范圍，象 xilinx 的 v2pro中的高速鏈路也逐漸被應(yīng)用。總之，學(xué)無(wú)止境，當(dāng)掌握一定概念、方法之后，就要開始考慮 FPGA 其它方面的問(wèn)題了。

10：對(duì)于多位的異步信號(hào)如何進(jìn)行同步？

對(duì)以一位的異步信號(hào)可以使用“一位同步器進(jìn)行同步”，而對(duì)于多位的異步信號(hào)，可以采用如下方法：

1：可以采用保持寄存器加握手信號(hào)的方法（多數(shù)據(jù)，控制，地址）;

2：特 殊的具體應(yīng)用電路結(jié)構(gòu)，根據(jù)應(yīng)用的不同而不同 ;

3：異步FIFO。（最常用的緩存單元是 DPRAM）

11：FPGA和CPLD的區(qū)別？

FPGA是可編程ASIC。

ASIC：專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC（ApplicaTIon Specific IC）相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)。

CPLD FPGA

內(nèi)部結(jié)構(gòu) Product－term Look－up Table

程序存儲(chǔ) 內(nèi)部EEPROM SRAM，外掛EEPROM

資源類型 組合電路資源豐富 觸發(fā)器資源豐富

集成度 低 高

使用場(chǎng)合 完成控制邏輯 能完成比較復(fù)雜的算法

速度 慢 快

其他資源 － PLL、RAM和乘法器等

保密性 可加密 一般不能保密

12：鎖存器（latch）和觸發(fā)器（flip-flop）區(qū)別？

電平敏感的存儲(chǔ)器件稱為鎖存器?？煞譃楦唠娖芥i存器和低電平鎖存器，用于不同時(shí)鐘之間的信號(hào)同步。有交叉耦合的門構(gòu)成的雙穩(wěn)態(tài)的存儲(chǔ)原件稱為觸發(fā)器。分為上升沿觸發(fā)和下降沿觸發(fā)。可以認(rèn)為是兩個(gè)不同電平敏感的鎖存器串連而成。前一個(gè)鎖存器決定了觸發(fā)器的建立時(shí)間， 后一個(gè)鎖存器則決定了保持時(shí)間。

13:FPGA 芯片內(nèi)有哪兩種存儲(chǔ)器資源？

FPGA 芯片內(nèi)有兩種存儲(chǔ)器資源：一種叫 block ram，另一種是由 LUT 配置成的內(nèi)部存儲(chǔ)器（也就是分布式 ram）。 Block ram 由一定數(shù)量固定大小的存儲(chǔ)塊構(gòu)成的，使用 BLOCK RAM 資源不占用額外的邏輯資源，并且速度快。但是使用的時(shí)候消耗的 BLOCK RAM 資源是其塊大小的整數(shù)倍。

14：什么是時(shí)鐘抖動(dòng)？

時(shí)鐘抖動(dòng)是指芯片的某一個(gè)給定點(diǎn)上時(shí)鐘周期發(fā)生暫時(shí)性變化，也就是說(shuō)時(shí)鐘周期在不同的周期上可能加長(zhǎng)或縮短。它是一個(gè)平均值為 0 的平均變量。

15:FPGA 設(shè)計(jì)中對(duì)時(shí)鐘的使用？（例如分頻等）

FPGA 芯片有固定的時(shí)鐘路由，這些路由能有減少時(shí)鐘抖動(dòng)和偏差。需要對(duì)時(shí)鐘進(jìn)行相位移動(dòng)或變頻的時(shí)候，一般不允許對(duì)時(shí)鐘進(jìn)行邏輯操作，這樣不僅會(huì)增加時(shí)鐘的偏差和抖動(dòng)， 還會(huì)使時(shí)鐘帶上毛刺。一般的處理方法是采用 FPGA芯片自帶的時(shí)鐘管理器如 PLL，DLL 或 DCM，或者把邏輯轉(zhuǎn)換到觸發(fā)器的 D 輸入（這些也是對(duì)時(shí)鐘邏輯操作的替代方案）。

16:FPGA 設(shè)計(jì)中如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？

首先說(shuō)說(shuō)異步電路的延時(shí)實(shí)現(xiàn)：異步電路一半是通過(guò)加 buffer、兩級(jí)與非門等（我還沒(méi)用過(guò)所以也不是很清楚），但這是不適合同步電路實(shí)現(xiàn)延時(shí)的。在同步電路中，對(duì)于比較大的和特殊要求的延時(shí)，一半通過(guò)高速時(shí)鐘產(chǎn)生計(jì)數(shù)器，通過(guò)計(jì)數(shù)器來(lái)控制延時(shí);對(duì)于比較小的延時(shí)，可以通過(guò)觸發(fā)器打一拍，不過(guò)這樣只能延遲一個(gè)時(shí)鐘周期。

17:FPGA 中可以綜合實(shí)現(xiàn)為 RAM/ROM/CAM 的三種資源及其注意事項(xiàng)？

三種資源：block ram;觸發(fā)器（FF），查找表（LUT）; 注意事項(xiàng)：

1：在生成 RAM 等存儲(chǔ)單元時(shí)，應(yīng)該首選 block ram資源;其原因有二：第 一：使用 block ram 等資源，可以節(jié)約更多的 FF 和 4-LUT 等底層可編程單元。使用 block ram 可以說(shuō)是“不用白不用”，是最大程度發(fā)揮器件效能，節(jié)約成本的一種體現(xiàn); 第二：block ram 是一種可以配置的硬件結(jié)構(gòu)，其可靠性和速度與用LUT 和 register 構(gòu)建的存儲(chǔ)器更有優(yōu)勢(shì)。

2：弄清 FPGA 的硬件結(jié)構(gòu)，合理使用 block ram 資源;

3：分析block ram 容量，高效使用 block ram 資源;

4：分布式 ram 資源（distribute ram）

18：什么是”線與”邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？

線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用 oc 門來(lái)實(shí)現(xiàn)，由于不用 oc 門可能使灌電流過(guò)大，而燒壞邏輯門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。Oc 門就是集電極開路門。

19：什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？

在組合電路中，某一輸入變量經(jīng)過(guò)不同途徑傳輸后，到達(dá)電路中某一匯合點(diǎn)的時(shí)間有先有后，這種現(xiàn)象稱競(jìng)爭(zhēng);由于競(jìng)爭(zhēng)而使電路輸出發(fā)生瞬時(shí)錯(cuò)誤的現(xiàn)象叫做冒險(xiǎn)。 （也就是由于競(jìng)爭(zhēng)產(chǎn)生的毛刺叫做冒險(xiǎn)）。判斷方法：代數(shù)法（如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象）;卡諾圖：有兩個(gè)相切的卡諾圈并且相切處沒(méi)有被其他卡諾圈包圍，就有 可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn);實(shí)驗(yàn)法：示波器觀測(cè);

解決方法：

1：加濾波電路，消除毛刺的影響;

2：加選通信號(hào)，避開毛刺;

3：增加冗余項(xiàng)消除邏輯冒險(xiǎn)。

20：Xilinx中與全局時(shí)鐘資源和DLL相關(guān)的硬件原語(yǔ)：

常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語(yǔ)包括：IBUFG， IBUFGDS，BUFG，BUFGP， BUFGCE， BUFGMUX，BUFGDLL，DCM等。

HDL語(yǔ)言是分層次的、類型的，最常用的層次概念有系統(tǒng)與標(biāo)準(zhǔn)級(jí)、功能模塊級(jí)，行為級(jí)，寄存器傳輸級(jí)和門級(jí)。

21：查找表的原理與結(jié)構(gòu)？

查找表（look-up-table）簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有 4位地址線的16x1的RAM。當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，PLD/FPGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可

22：ic設(shè)計(jì)前端到后端的流程和eda工具？

設(shè)計(jì)前端也稱邏輯設(shè)計(jì)，后端設(shè)計(jì)也稱物理設(shè)計(jì)，兩者并沒(méi)有嚴(yán)格的界限，一般涉及到與工藝有關(guān)的設(shè)計(jì)就是后端設(shè)計(jì)。

1：規(guī)格制定：客戶向芯片設(shè)計(jì)公司提出設(shè)計(jì)要求。

2：詳細(xì)設(shè)計(jì)：芯片設(shè)計(jì)公司（Fabless）根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計(jì)解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。目前架構(gòu)的驗(yàn)證一般基于

systemC語(yǔ)言，對(duì)價(jià)后模型的仿真可以使用systemC的仿真工具。例如：CoCentric和Visual Elite等。

3：HDL編碼：設(shè)計(jì)輸入工具：ultra ，visual VHDL等

4：仿真驗(yàn)證：modelsim

5：邏輯綜合：synplify

6：靜態(tài)時(shí)序分析：synopsys的Prime Time

7：形式驗(yàn)證：Synopsys的Formality.

23：你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，5V，3.3V）；也有一種答案是：常用邏輯電平：12V，5V，3.3V。

TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到 CMOS需要在輸出端口加一上拉電阻接到5V或者12V。cmos的高低電平分別為：Vih》=0.7VDD，Vil《=0.3VDD;Voh》=0.9VDD，Vol《=0.1VDD.

ttl的為：Vih》=2.0v，Vil《=0.8v;Voh》=2.4v，Vol《=0.4v.

用cmos可直接驅(qū)動(dòng)ttl;加上拉電阻后，ttl可驅(qū)動(dòng)cmos.

1、當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí)，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時(shí)就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

2、OC門電路必須加上拉電阻，以提高輸出的高電平值。

3、為加大輸出引腳的驅(qū)動(dòng)能力，有的單片機(jī)管腳上也常使用上拉電阻。

4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。

5、芯片的管腳加上拉電阻來(lái)提高輸出電平，從而提高芯片輸入信號(hào)的噪聲容限增強(qiáng)抗干擾能力。

6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。

7、長(zhǎng)線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。 上拉電阻阻值的選擇原則包括：

1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。

2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠小；電阻小，電流大。

3、對(duì)于高速電路，過(guò)大的上拉電阻可能邊沿變平緩。綜合考慮以上三點(diǎn)，通常在1k到10k之間選取。對(duì)下拉電阻也有類似道理。

OC門電路必須加上拉電阻，以提高輸出的高電平值。 OC門電路要輸出“1”時(shí)才需要加上拉電阻不加根本就沒(méi)有高電平。在有時(shí)我們用OC門作驅(qū)動(dòng)（例如控制一個(gè) LED）灌電流工作時(shí)就可以不加上拉電阻 。OC門可以實(shí)現(xiàn)“線與”運(yùn)算。 OC門就是集電極開路輸出。 總之加上拉電阻能夠提高驅(qū)動(dòng)能力。

24：IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別？

同步復(fù)位在時(shí)鐘沿采復(fù)位信號(hào)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)作。異步復(fù)位對(duì)復(fù)位信號(hào)要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。

25：MOORE 與 MEELEY狀態(tài)機(jī)的特征？

Moore 狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān)， 且只在時(shí)鐘邊沿到來(lái)時(shí)才會(huì)有狀態(tài)變化。

Mealy 狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān)， 而且與當(dāng)前輸入值有關(guān)。

26：多時(shí)域設(shè)計(jì)中，如何處理信號(hào)跨時(shí)域？

不同的時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響。信號(hào)跨時(shí)鐘域同步：當(dāng)單個(gè)信號(hào)跨時(shí)鐘域時(shí)，可以采用兩級(jí)觸發(fā)器來(lái)同步；數(shù)據(jù)或地址總線跨時(shí)鐘域時(shí)可以采用異步fifo來(lái)實(shí)現(xiàn)時(shí)鐘同步；第三種方法就是采用握手信號(hào)。

27：說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)？

靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿足時(shí)序要求，通過(guò)對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。

動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量，覆蓋門級(jí)網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題；

28：為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大？

和載流子有關(guān)，P管是空穴導(dǎo)電，N管是電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場(chǎng)下，N管的電流大于P管，因此要增大P管的寬長(zhǎng)比，使之對(duì)稱，這樣才能使得兩者上升時(shí)間下降時(shí)間相等、高低電平的噪聲容限一樣、充電放電的時(shí)間相等。

29：latch與register的區(qū)別，為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的？

latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會(huì)大量浪費(fèi)芯片資源。

30：狀態(tài)圖是以幾何圖形的方式來(lái)描述時(shí)序邏輯電路的狀態(tài)轉(zhuǎn)移規(guī)律以及輸出與輸入的關(guān)系。

31：sram，falsh memory，及dram的區(qū)別？

sram：靜態(tài)隨機(jī)存儲(chǔ)器，存取速度快，但容量小，掉電后數(shù)據(jù)會(huì)丟失，不像DRAM需要不停的REFRESH，制造成本較高，通常用來(lái)作為快取（CACHE） 記憶體使用

flash：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會(huì)丟失

dram：動(dòng)態(tài)隨機(jī)存儲(chǔ)器，必須不斷的重新的加強(qiáng)（REFRESHED）電位差量，否則電位差將降低至無(wú)法有足夠的能量表現(xiàn)每一個(gè)記憶單位處于何種狀態(tài)。價(jià)格比sram**便宜，但訪問(wèn)速度較慢，耗電量較大，常用作計(jì)算機(jī)的內(nèi)存**使用。

32：有四種復(fù)用方式，頻分多路復(fù)用，寫出另外三種？

四種復(fù)用方式：頻分多路復(fù)用（FDMA），時(shí)分多路復(fù)用（TDMA），碼分多路復(fù)用（CDMA），波分多路復(fù)用（WDMA）

33：基爾霍夫定理的內(nèi)容

基爾霍夫定律包括電流定律和電壓定律：

電流定律：在集總電路中，任何時(shí)刻，對(duì)任一節(jié)點(diǎn)，所有流出節(jié)點(diǎn)的支路電流的代數(shù)和恒等于零。

電壓定律：在集總電路中，任何時(shí)刻，沿任一回路，所有支路電壓的代數(shù)和恒等于零。

34：描述反饋電路的概念，列舉他們的應(yīng)用。

反饋，就是在電路系統(tǒng)中，把輸出回路中的電量輸入到輸入回路中去。

反饋的類型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。

負(fù)反饋的優(yōu)點(diǎn)：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用。

電壓負(fù)反饋的特點(diǎn)：電路的輸出電壓趨向于維持恒定。 電流負(fù)反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。

35：有源濾波器和無(wú)源濾波器的區(qū)別

無(wú)源濾波器：這種電路主要有無(wú)源元件R、L和C組成

有源濾波器：集成運(yùn)放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。

集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。

36：什么叫做OTP片、掩膜片，兩者的區(qū)別何在？

OTP means one time program，一次性編程 MTP means multi time program，多次性編程

OTP（One Time Program）是MCU的一種存儲(chǔ)器類型

MCU按其存儲(chǔ)器類型可分為MASK（掩模）ROM、OTP（一次性可編程）ROM、FLASHROM等類型。

MASKROM的MCU價(jià)格便宜，但程序在出廠時(shí)已經(jīng)固化，適合程序固定不變的應(yīng)用場(chǎng)合；

FALSHROM的MCU程序可以反復(fù)擦寫，靈活性很強(qiáng)，但價(jià)格較高，適合對(duì)價(jià)格不敏感的應(yīng)用場(chǎng)合或做開發(fā)用途；

OTP ROM的MCU價(jià)格介于前兩者之間，同時(shí)又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應(yīng)用場(chǎng)合，尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品。

37、單片機(jī)上電后沒(méi)有運(yùn)轉(zhuǎn)，首先要檢查什么？

首先應(yīng)該確認(rèn)電源電壓是否正常。用電壓表測(cè)量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的5V。

接下來(lái)就是檢查復(fù)位引腳電壓是否正常。分別測(cè)量按下復(fù)位按鈕和放開復(fù)位按鈕的電壓值，看是否正確。

然后再檢查晶振是否起振了，一般用示波器來(lái)看晶振引腳的波形，注意應(yīng)該使用示波器探頭的“X10”檔。另一個(gè)辦法是測(cè)量復(fù)位狀態(tài)下的IO口電平，按住復(fù)位鍵不放，然后測(cè)量IO口（沒(méi)接外部上拉的P0口除外）的電壓，看是否是高電平，如果不是高電平，則多半是因?yàn)榫д駴](méi)有起振。 另外還要注意的地方是，如果使用片內(nèi)ROM的話（大部分情況下如此，現(xiàn)在已經(jīng)很少有用外部擴(kuò)ROM的了），一定要將EA引腳拉高，否則會(huì)出現(xiàn)程序亂跑的情況。有時(shí)用仿真器可以，而燒入片子不行，往往是因?yàn)镋A引腳沒(méi)拉高的緣故（當(dāng)然，晶振沒(méi)起振也是原因只一）。

經(jīng)過(guò)上面幾點(diǎn)的檢查，一般即可排除故障了。如果系統(tǒng)不穩(wěn)定的話，有時(shí)是因?yàn)殡娫礊V波不好導(dǎo)致的。在單片機(jī)的電源引腳跟地引腳之間接上一個(gè)0.1uF的電容會(huì)有所改善。如果電源沒(méi)有濾波電容的話，則需要再接一個(gè)更大濾波電容，例如220uF的。遇到系統(tǒng)不穩(wěn)定時(shí)，就可以并上電容試試（越靠近芯片越好）。

38： 時(shí)鐘周期為 T，觸發(fā)器 D1 的建立時(shí)間最大為 T1max，最小為 T1min。組合邏輯電路最大延遲為 T2max，最小為 T2min。問(wèn)：觸發(fā)器 D2 的建立時(shí)間 T3 和保持時(shí)間 T4 應(yīng)滿足什么條件？

建立時(shí)間容限：相當(dāng)于保護(hù)時(shí)間，這里要求建立時(shí)間容限大于等于 0。

保持時(shí)間容限：保持時(shí)間容限也要求大于等于 0。

由上圖可知，建立時(shí)間容限=Tclk-Tffpd（max）-Tcomb（max）-Tsetup，根據(jù)建立時(shí)間容限 ≥ 0 ， 也 就 是

Tclk-Tffpd（max）-Tcomb（max）-Tsetup ≥ 0 ， 可 以 得 到 觸 發(fā) 器 D2 的 Tsetup ≤

Tclk-Tffpd（max）-Tcomb（max），由于題目沒(méi)有考慮 Tffpd，所以我們認(rèn)為 Tffpd=0，于是得到

Tsetup≤T-T2max。

由上圖可知，保持時(shí)間容限+Thold=Tffpd（min）+Tcomb（min），所以保持時(shí)間容限=

Tffpd（min）+Tcomb（min）-Thold，根據(jù)保持時(shí)間容限≥0，也就是 Tffpd（min）+Tcomb（min）-Thold≥0，得到觸發(fā)器 D2 的 Thold≤Tffpd（min）+Tcomb（min），由于題目沒(méi)有考慮 Tffpd，所以我們 認(rèn)為Tffpd=0，于是得到 Thold≤T2min。關(guān)于保持時(shí)間的理解就是，在觸發(fā)器 D2 的輸入信 號(hào)還處在保持時(shí)間的時(shí)候，如果觸發(fā)器 D1的輸出已經(jīng)通過(guò)組合邏輯到達(dá) D2 的輸入端的話， 將會(huì)破壞 D2 本來(lái)應(yīng)該保持的數(shù)據(jù)。