上一篇中提到了SLICEL和SLICEM都可用作ROM，后者還可以作為分布式RAM（Distribute RAM，DRAM）。本篇主要總結(jié)的是塊狀Memory（Block Memory），實(shí)際上就是FPGA內(nèi)部獨(dú)立于邏輯單元的專用存儲(chǔ)器，更像是一種硬核。

　　1. 基本結(jié)構(gòu)

　　如下圖所示，一個(gè)Block Memory的大小為36KB（RAMB36E1），由兩個(gè)獨(dú)立的18KB BRAM（Block RAM，RAMB18E1）組成。因此一個(gè)36K的Block Memory可配置成4中情形：

　　全部用于配置成36KB的BRAM；

　　全部用于配置成36KB的FIFO；

　　配置成18KB的BRAM和18KB的BRAM；

　　配置成18KB的BRAM和18KB的FIFO；

　　為什么不能配置成兩個(gè)18KB的FIFO呢？因?yàn)橐粋€(gè)Block Momery中間有一個(gè)叫FIFO Logic的結(jié)構(gòu)，它用于生成FIFO控制信號(hào)，包括讀/寫地址等，由于它只有1個(gè)且不能共享，所以最多只能配置一個(gè)FIFO。

　　2. BRAM與DRAM的比較

　　簡(jiǎn)單的來說，BRAM就是一塊固定存儲(chǔ)功能的硬核，而DRAM是由一堆SLICE拼接成，實(shí)現(xiàn)存儲(chǔ)功能的單元。

　　盡管BRAM可支持更多功能，但并不表明BRAM在任何場(chǎng)合都具有優(yōu)勢(shì)。兩者的使用總結(jié)如下：

　　1. BRAM一定需要時(shí)鐘；DRAM可以是純組合邏輯，即給地址馬上出數(shù)據(jù)（當(dāng)然上篇說了，為了提高性能，在讀出的時(shí)候加上觸發(fā)器更好）；

　　2. BRAM有著較大的存儲(chǔ)空間；而DRAM實(shí)現(xiàn)大的存儲(chǔ)空間會(huì)消耗很多LUT資源；

　　較大的存儲(chǔ)應(yīng)用，建議用BRAM；零星的小RAM，一般就用DRAM。但這只是個(gè)一般原則，具體的使用得看整個(gè)設(shè)計(jì)中資源的冗余度和性能要求。

　　3. BRAM的特點(diǎn)

　　當(dāng)Block Memory配置成RAM時(shí)，有三種工作模式：

　　讀優(yōu)先

　　寫優(yōu)先

　　保持模式

　　三種模式體現(xiàn)了當(dāng)對(duì)RAM中同一地址同時(shí)進(jìn)行讀操作和寫操作時(shí)的不同。簡(jiǎn)單的說，當(dāng)同時(shí)對(duì)RAM中的同一地址進(jìn)行讀寫時(shí)，讀優(yōu)先模式將讀出該地址內(nèi)原有的數(shù)據(jù)，寫優(yōu)先模式將讀出當(dāng)前寫入該地址的數(shù)據(jù)（注意斷句，意思是最終會(huì)讀出的數(shù)據(jù)是先寫入的數(shù)據(jù)），保持模式則保持之前讀出的數(shù)據(jù)不變。

　　4. Block Memory的使用

　　4.1 配置為RAM或ROM

　　在Vivado的“IP catalog”中搜索“RAM”，會(huì)出現(xiàn)如下結(jié)果，可以看到想要生成RAM或ROM，可以選擇Distributed Memory或Block Memory，即上面提到的分布式和塊狀存儲(chǔ)單元。

　　選擇“Block Memory Generator”，可以看到塊存儲(chǔ)單元可以用作RAM或ROM，具體配置就不詳細(xì)展開了。

　　值得一提的是，在“Port A Options”選項(xiàng)卡中，有個(gè)Output Registers欄，可以選擇Primitive Output Register和Core Output Register。其中前者位于BRAM內(nèi)部，后者為CLB中的觸發(fā)器。值得注意的是，在這里這兩個(gè)觸發(fā)器只支持同步高有效復(fù)位。這兩個(gè)觸發(fā)器可大大降低時(shí)鐘到輸出的延遲，在高速設(shè)計(jì)中，這兩個(gè)觸發(fā)器都使用，使用之后讀操作的latency會(huì)增大為3個(gè)時(shí)鐘周期。

　　4.2. 配置為FIFO

　　Block Memory中的BRAM還可配置為FIFO（同步或異步），同時(shí)提供專用的FIFO Logic用于生成FIFO的控制信號(hào)和狀態(tài)信號(hào)。使用專用的FIFO Logic的FIFO稱為build-in FIFO。Vivado提供了IP:FIFO Generator，即可以將BRAM配置為build-in FIFO，也可以采用CLB資源生成FIFO控制邏輯，并結(jié)合BRAM構(gòu)成FIFO。

　　對(duì)于7系列FPGA內(nèi)部未使用的18KB BRAM，Vivado通過Power Gating技術(shù)不會(huì)對(duì)其進(jìn)行初始化，從而可以有效降低功耗。