一段時(shí)間以來，MathWorks一直主張使用Matlab和Simulink開發(fā)工具進(jìn)行基于模型的設(shè)計(jì)，因?yàn)楹玫脑O(shè)計(jì)技術(shù)使您能夠在更短的時(shí)間內(nèi)開發(fā)更高質(zhì)量的復(fù)雜軟件?；谀K的設(shè)計(jì)采用了數(shù)學(xué)和可視化的方法，通過整個(gè)開發(fā)過程中使用的系統(tǒng)級(jí)建模（從初始設(shè)計(jì)到設(shè)計(jì)分析，仿真，自動(dòng)代碼生成、開發(fā)和驗(yàn)證）來開發(fā)復(fù)雜的控制和信號(hào)處理系統(tǒng)。這些模塊是由框圖，文本程序和其他圖形元素組成的可執(zhí)行規(guī)范。基于模型的設(shè)計(jì)鼓勵(lì)對(duì)比其他設(shè)計(jì)方法更廣泛的設(shè)計(jì)空間的快速探索，因?yàn)槟梢栽谠O(shè)計(jì)周期的早期更快地迭代設(shè)計(jì)。而且，由于這些模型是可執(zhí)行的，所以驗(yàn)證成為每一步開發(fā)過程中不可或缺的一部分。

面向英特爾? FPGA 的 DSP Builder 是一款數(shù)字信號(hào)處理 （DSP） 設(shè)計(jì)工具，通過MathWorks* Simulink* 環(huán)境中，對(duì)英特爾 FPGA 的支持， 通過按下不同按鈕生成 DSP 算法的 HDL 代碼。該工具可使用 MATLAB 函數(shù)和 Simulink 模型生成可合成的優(yōu)質(zhì) VHDL/Verilog 代碼。生成的 RTL 代碼可用于英特爾 FPGA 編程，廣泛適用于雷達(dá)設(shè)計(jì)、無線和有線通信設(shè)計(jì)、醫(yī)學(xué)成像和電機(jī)控制等應(yīng)用。

該工具在現(xiàn)有的 Simulink 庫(kù)中添加了額外的庫(kù)塊，其中包括面向英特爾 FPGA 的 DSP Builder 高級(jí)模塊集和面向英特爾 FPGA 的 DSP Builder 標(biāo)準(zhǔn)模塊集。建議使用面向英特爾 FPGA 的 DSP Builder高級(jí)模塊集進(jìn)行全新的設(shè)計(jì)。

下圖所示為Intel FPGA DSP Builder 系統(tǒng)級(jí)設(shè)計(jì)流程。

主要特性：

從高等級(jí)的示意圖到針對(duì)英特爾 FPGA 優(yōu)化的低等級(jí) VHDL

使用矢量處理來執(zhí)行高性能的定點(diǎn)和浮點(diǎn) DSP，例如復(fù)雜的 IEEE 754 單精度浮點(diǎn)

將設(shè)計(jì)一鍵遷移到英特爾 Arria? 10 和英特爾 Stratix? 10 設(shè)備上的英特爾的硬浮點(diǎn) DSP 模塊。

通過 ALU 折疊從扁平的數(shù)據(jù)速率設(shè)計(jì)中構(gòu)建定制的 ALU 處理器架構(gòu)

高級(jí)合成優(yōu)化，自動(dòng)流水線插入和平衡，以及目標(biāo)硬件映射

靈活的“白盒”快速傅立葉變換 （FFT） 工具包，具有開放的庫(kù)和模塊層次結(jié)構(gòu)，可支持用戶構(gòu)建定制的 FFT

使用設(shè)計(jì)人員制定的系統(tǒng)時(shí)鐘約束自動(dòng)實(shí)現(xiàn)流水線、時(shí)分多路復(fù)用/分折和時(shí)序收斂

訪問高級(jí) math.h 函數(shù)和多通道數(shù)據(jù)

為所有設(shè)計(jì)生成資源利用率表，而無需使用英特爾 Quartus Prime 軟件進(jìn)行編譯

自動(dòng)為英特爾 Quartus Prime 軟件、Timing Analyzer、Platform Designer（原 Qsys）以及 ModelSim-Intel FPGA 版本生成項(xiàng)目或腳本。