電子發(fā)燒友網(wǎng)核心提示：RS 232接口是現(xiàn)在最常用的一種通信接口。隨著FPGA技術的高速發(fā)展，一些常見的接口電路的時序電路可以通過FPGA實現(xiàn)，通過這種設計可減少電路系統(tǒng)元件的數(shù)量，提高系統(tǒng)集成度和可靠性。詳細闡述了如何通過FPGA實現(xiàn)RS 232接口的時序邏輯設計。

　　RS 232接口是1970年由美國電子工業(yè)協(xié)會（EIA）聯(lián)合貝爾系統(tǒng)、調制解調器廠家及計算機終端生產(chǎn)廠家共同制定的用于串行通信的標準。它的全名是“數(shù)據(jù)終端設備（DTE）和數(shù)據(jù)通信設備（DCE）之間串行二進制數(shù)據(jù)交換接口技術標準”。該標準規(guī)定采用一個25個腳的DB25連接器，對連接器的每個引腳的信號內容加以規(guī)定，還對各種信號的電平加以規(guī)定。隨著設備的不斷改進，出現(xiàn)了代替DB25的DB9接口，現(xiàn)在都把RS 232接口叫做DB9。RS 232接口是最常見的一種串行通信接口，普通PC機一般都具有此類接口，其最高通信速率（波特率）為115．2 Kb／s。采用9 600b／s進行數(shù)據(jù)傳輸交換的應用較多。通過FPGA實現(xiàn)其時序電路，主要完成發(fā)送和接收兩部分邏輯電路的設計。

　　1 發(fā)送邏輯電路的設計

　　1.1 時序近似

　　RS 232接口可選的波特率如9 600b／s，115．2 Kb／s等同11．059 2 MHz的時鐘有著整數(shù)倍的關系，但通常情況下提供FPGA的時鐘大多采用頻率為40～80 MHz，同11．059 2 MHz之間存在一定的時序誤差。

　　例如一個由1個起始位，8個數(shù)據(jù)位，1個停止位組成，假定串行信號的波特率為9 600b／s，則每個位的時序時間為：

　　104 166．666 666 666 666 666 666 666 666 67 ns

　　相當于80 MHz計數(shù)器計數(shù)到：

　　8 333．333 333 333 333 333 333 333 333 333 3舍去小數(shù)部分。

　　由80 MHz驅動的計數(shù)器產(chǎn)生時序時每個字符誤差為4．166 666 666 666 666 666 666 666 666 666 7 ns。這樣由10個字符組成的一次發(fā)射時序誤差約為41．7 ns小于1／1 000可以忽略不計。

　　1.2 發(fā)送時序設計

　　RS 232接口的時序電路由啟動電路、字符產(chǎn)牛電路、同步時鐘產(chǎn)生電路。波特率控制電路，和時序關閉電路組成。發(fā)送時序電路原理框圖如圖1所示。