2.1.1 波特率發(fā)生器設(shè)計

　　波特率發(fā)生器通過兩個8位的分頻寄存器實(shí)現(xiàn)，它提供發(fā)送數(shù)據(jù)和接收數(shù)據(jù)的基準(zhǔn)時鐘。波特率發(fā)生器產(chǎn)生的時鐘是串行數(shù)據(jù)波特率的16倍。上電復(fù)位后兩個分頻寄存器都為00H，不使能所有的I/O操作。

　　2.1.2 數(shù)據(jù)收發(fā)

　　數(shù)據(jù)發(fā)送主要由線控制寄存器、計數(shù)器、FIFO控制器、發(fā)送FIFO、發(fā)送移位寄存器等實(shí)現(xiàn)。在波特率設(shè)置好后，計數(shù)器統(tǒng)計幀數(shù)據(jù)的位數(shù)，確保發(fā)送的幀數(shù)據(jù)包括起始位、有效數(shù)據(jù)位、奇偶校驗(yàn)位、停止位。發(fā)送FIFO可以暫存總線接口發(fā)送過來的數(shù)據(jù)，數(shù)據(jù)從發(fā)送FIFO移入到輸出移位寄存器，每16個時鐘時間向外發(fā)送一位數(shù)據(jù)，先發(fā)送起始位，有效數(shù)據(jù)從移位寄存器的高位逐位移出，最后輸出奇偶檢驗(yàn)位和終止位。當(dāng)發(fā)送FIFO內(nèi)的數(shù)據(jù)低于FIFO設(shè)置觸發(fā)深度時，會觸發(fā)發(fā)送FIFO空中斷。

　　數(shù)據(jù)接收由線控制寄存器、計數(shù)器、接收FIFO和輸入移位寄存器等組成。接收數(shù)據(jù)的線控制寄存器、計數(shù)器功能同發(fā)送模塊。接收器始終監(jiān)視著串行輸入端，將8位串行數(shù)據(jù)逐位接收進(jìn)來。數(shù)據(jù)接收后會通過移位寄存器暫存在接收FIFO中， FIFO深度可支持1 B、32 B、64 B、128 B等。

　　2.1.3 中斷設(shè)計

　　串行接口IP核中包含一個8位的中斷使能寄存器（IER）和一個8位的中斷識別寄存器（IIR）。中斷使能寄存器可以使能5種中斷源，分別是：接收線狀態(tài)中斷、發(fā)送線狀態(tài)中斷、時間溢出中斷、發(fā)送寄存器空中斷、Modem狀態(tài)中斷等，共4個優(yōu)先級。上電復(fù)位時默認(rèn)狀態(tài)為全部中斷屏蔽。上電復(fù)位時IIR為 C1H，通過讀取IIR數(shù)值可獲取相應(yīng)的4路中斷狀態(tài)信息。

　　2.2 總線轉(zhuǎn)換橋接邏輯設(shè)計

　　為了實(shí)現(xiàn)Wishbone和Avalon總線協(xié)議之間的協(xié)議轉(zhuǎn)換， 根據(jù)兩種片上總線的特性， 通過狀態(tài)機(jī)的使用來實(shí)現(xiàn)總線協(xié)議的轉(zhuǎn)換， 并使用軟件仿真的方法建立模型來驗(yàn)證總線轉(zhuǎn)換橋的可用性。 Wishbone到Avalon總線轉(zhuǎn)換橋的總體組成原理如圖3所示。

　　Wishbone到Avalon總線轉(zhuǎn)換橋的基本功能是使得符合Wishbone總線體系結(jié)構(gòu)的IP核可以在采用Avalon總線的NiosII 固核處理器片上系統(tǒng)中集成，從而實(shí)現(xiàn)對定制外設(shè)的訪問。接口支持32位總線操作?？偩€轉(zhuǎn)換橋由相對獨(dú)立的Avalon主從端口單元和Wishbone主從端口單元組成，每個單元都有一套完整的功能來支持Avalon總線和Wishbone端口上所掛載的IP核之間的交易，讀寫數(shù)據(jù)實(shí)行分開存儲，由配置和狀態(tài)寄存器控制操作模式和數(shù)據(jù)的輸入輸出。Avalon總線接口邏輯與Wishbone接口邏輯兩側(cè)都包含本地狀態(tài)機(jī)及其他控制邏輯，并且總線橋接口邏輯還包括地址譯碼、命令譯碼、接口控制狀態(tài)機(jī)、數(shù)據(jù)輸出MUX、奇偶校驗(yàn)輸出、地址溢出檢查等功能模塊。

　　2.3 片上系統(tǒng)集成設(shè)計

　　基于NiosII固核處理器的片上系統(tǒng)集成是在SoPC Builder環(huán)境下完成的。片上系統(tǒng)集成主要完成對片上系統(tǒng)的定制、片上系統(tǒng)的資源分配、總線交換操作、中斷處理等幾個點(diǎn)關(guān)鍵技術(shù)點(diǎn)。

　　2.3.1 片上系統(tǒng)定制設(shè)計

　　片上系統(tǒng)的定制設(shè)計主要是完成片上系統(tǒng)集成所需要的處理器IP和外設(shè)IP的選型，是集成設(shè)計的第一步，設(shè)置系統(tǒng)主頻，同時可選配指令、數(shù)據(jù)Cache大小、外部數(shù)據(jù)指令、硬件乘法器、流水線支持、浮點(diǎn)運(yùn)算支持等特性，并設(shè)置NiosII的Cache和CPU直接相連的存儲器。外設(shè)IP主要包括PCI總線接口IP、外部SRAM接口IP、外部Flash接口IP、外部GPIO接口IP、外部網(wǎng)絡(luò)接口IP、自定制的基于OpenCore的串行接口IP核、 CAN總線接口IP軟核等。

　　2.3.2 片上系統(tǒng)資源分配

　　SoPC為各IP自動分配了一個默認(rèn)地址?？紤]到資源有效利用，還需要對系統(tǒng)資源進(jìn)行重配置，主要包括：對Boot Loader的存儲器選擇和設(shè)置Boot Loader在存儲器中的偏移；存放異常向量的存儲器選擇及其偏移量；各外設(shè)在Avalon總線上的偏移地址、中斷號的分配；PCI總線對片上 Avalon總線上設(shè)備的Memnry或I/O的空間以及地址映射；DMA傳輸配置；消息寄存器（Mailbox）雙口RAM的使用等。具體分配如下：

　?。?）考慮到可以通過PCI到Avalon總線的地址映射，從PCI通過BAR端口直接訪問兩路UART、CAN、GPIO等設(shè)備，根據(jù)各接口IP地址特性，其他外設(shè)在Avalon端地址分配不沖突的前提下，有效分配Avalon地址資源，并可以在PCI端直接使用BAR2/BAR3以及Memory或 I/O訪問此類外設(shè)。

　?。?）可以通過Auto Bass Address操作，解決外設(shè)的地址分配沖突問題。通過調(diào)整其他外設(shè)地址避免與Flash地址的沖突。

　?。?）可通過手動方式修改各個外設(shè)的中斷號，也可以通過Auto Assign IRQs 操作，自動分配中斷號（最低為0，最高31）。