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      電子發(fā)燒友網(wǎng)>電子資料下載>通信網(wǎng)絡(luò)>網(wǎng)絡(luò)處理器中處理單元的設(shè)計(jì)

      網(wǎng)絡(luò)處理器中處理單元的設(shè)計(jì)

      2011-05-14 | pdf | 157 KB | 次下載 | 免費(fèi)

      資料介紹

      ?

      隨著網(wǎng)絡(luò)帶寬的飛速增長(zhǎng)和各種新的網(wǎng)絡(luò)應(yīng)用不斷涌現(xiàn)，原有的基于通用處理器和ASIC 的互聯(lián)網(wǎng)架構(gòu)已經(jīng)不能滿足新的需求。兼具強(qiáng)大處理能力和靈活可編程配置能力的網(wǎng)絡(luò)處理器逐漸得到廣泛的應(yīng)用。高性能的網(wǎng)絡(luò)處理器通常采用多個(gè)并發(fā)的處理單元進(jìn)行數(shù)據(jù)平面的快速處理，這些處理單元在網(wǎng)絡(luò)處理器中居于核心的地位。該文討論了網(wǎng)絡(luò)處理器中處理單元設(shè)計(jì)需要考慮的因素，設(shè)計(jì)了一種較為靈活有效的處理單元架構(gòu)，并進(jìn)行了FPGA 原型驗(yàn)證，證實(shí)了該結(jié)構(gòu)的可行性。
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