目前，花費(fèi)在時(shí)序收斂與簽收（Timing closure and signoff）上的時(shí)間接近整個(gè)設(shè)計(jì)實(shí)現(xiàn)流程時(shí)間的40%，復(fù)雜設(shè)計(jì)對(duì)實(shí)現(xiàn)時(shí)序收斂提出了更高的要求。但在Cadence公司芯片實(shí)現(xiàn)之簽收與驗(yàn)證部門(mén)，公司副總裁Anirudh Devgan看來(lái)，傳統(tǒng)的簽收流程卻沒(méi)能跟上這種需求的步伐。為幫助系統(tǒng)級(jí)芯片（SoC）開(kāi)發(fā)者加速時(shí)序收斂，將芯片設(shè)計(jì)快速轉(zhuǎn)化為可制造的產(chǎn)品，Cadence于近期宣布推出“劃時(shí)代”時(shí)序簽收解決方案Tempus。它有何過(guò)人之處？讓我們一睹為快。
　　時(shí)序簽收目前在整個(gè)EDA設(shè)計(jì)流程中扮演了怎樣的角色？其重要性體現(xiàn)在哪里？
　　時(shí)序簽收是設(shè)計(jì)在被拿去制造前最后的時(shí)序檢驗(yàn)步驟。因此，準(zhǔn)確性至關(guān)重要。由于有越來(lái)越多的操作條件和操作模式需要驗(yàn)證，今天我們所看到的時(shí)序簽收步驟需要花費(fèi)較長(zhǎng)的時(shí)間。在更小的幾何尺寸上，增加的變量需要更多的制程角進(jìn)行建模，而且設(shè)計(jì)的復(fù)雜性增加了功能操作模式的數(shù)量。此外，在設(shè)計(jì)的實(shí)現(xiàn)時(shí)序和簽收時(shí)序之間總有差異。這些因素增加了在時(shí)序簽收時(shí)所花費(fèi)的時(shí)間，所需時(shí)間長(zhǎng)達(dá)整個(gè)設(shè)計(jì)周期的40%。
　　在邁進(jìn)更先進(jìn)制程工藝的路上，設(shè)計(jì)人員在時(shí)序簽收領(lǐng)域面臨哪些主要挑戰(zhàn)？傳統(tǒng)方案的不足之處體現(xiàn)在哪里？
　　由于日益增大的設(shè)計(jì)尺寸和時(shí)序視圖，如今的挑戰(zhàn)主要體現(xiàn)在通過(guò)時(shí)序簽收收斂所花費(fèi)的時(shí)間，以及在較先進(jìn)的制程節(jié)點(diǎn)上模仿波形效果的能力。當(dāng)今的時(shí)序簽收解決方案在其對(duì)時(shí)序優(yōu)化成功的可預(yù)測(cè)性上功虧一簣，主要是因?yàn)檫@些解決方案并沒(méi)有與版圖（layout）的物理特性整合在一起。在波形建模領(lǐng)域，延遲計(jì)算工具忽略了在較舊的節(jié)點(diǎn)上對(duì)波形形狀的影響，因?yàn)檫@些影響微乎其微。從28nm制程開(kāi)始，一直持續(xù)到16nm，這些影響對(duì)輸入波形的外觀產(chǎn)生非常大的作用，因此在延遲計(jì)算期間不能被忽略。
　　2012年5月，Cadence宣布整合內(nèi)部所有簽收工具成一個(gè)完整的時(shí)序簽收部門(mén)。做出這樣調(diào)整的原因是什么？一年來(lái)，取得了哪些主要成績(jī)？
　　Cadence已經(jīng)在簽收領(lǐng)域進(jìn)行了大量投入。因?yàn)槲覀円庾R(shí)到，隨著設(shè)計(jì)人員轉(zhuǎn)向更小的制程節(jié)點(diǎn)，如20nm和16nm Finfet，如今的解決方案已經(jīng)無(wú)法跟上復(fù)雜設(shè)計(jì)和制造的步伐。在過(guò)去的一年里，芯片實(shí)現(xiàn)的簽收和驗(yàn)證業(yè)務(wù)部已經(jīng)獲得采用臺(tái)積電20nm和16nm Finfet技術(shù)生產(chǎn)的產(chǎn)品簽收認(rèn)證。此外，我們的工具也已用于在GlobalFoundries 14nm Finfet 制程節(jié)點(diǎn)上進(jìn)行流片的芯片。最近，Cadence又發(fā)布了Tempus這一新的時(shí)序工具，為時(shí)序分析性能和容量重新設(shè)定了標(biāo)準(zhǔn)。
　　Cadence中國(guó)的官方微博將Tempus時(shí)序簽收解決方案稱(chēng)為“劃時(shí)代”的產(chǎn)品。我們?cè)撊绾谓庾x“劃時(shí)代”這三個(gè)字所包含的意義？
　　Tempus時(shí)序簽收解決方案的推出具有重要意義。因?yàn)樗跁r(shí)序簽收工具的創(chuàng)新和性能上代表著一個(gè)顯著的進(jìn)步，利用多處理和ECO特性，比用傳統(tǒng)流程更快地實(shí)現(xiàn)簽收。這是Cadence自主開(kāi)發(fā)的一個(gè)全新的實(shí)現(xiàn)方法，主要特點(diǎn)就是能夠以并行的方式在大量的CPU和機(jī)器上運(yùn)行時(shí)序。在EDA領(lǐng)域，許多并行模式已經(jīng)被本地化到多線程里，只能適合四個(gè)或八個(gè)CPU。但如果采用新的Tempus架構(gòu)，我們可以在50或100個(gè)CPU上運(yùn)行，并能極大提升性能和容量。
　　第二，一個(gè)新的基于路徑分析的方法。我們認(rèn)為，這個(gè)行業(yè)需要以路徑為基礎(chǔ)的分析，很榮幸，Cadence有一種非常有效的采用了多線程的新算法。
　　第三，我們已經(jīng)在Cadence解決方案里整合了計(jì)時(shí)器、地點(diǎn)和路線，有一個(gè)可在簽收時(shí)序內(nèi)運(yùn)行的經(jīng)過(guò)優(yōu)化的環(huán)境。這能解決所有問(wèn)題，包括在設(shè)計(jì)制程最后階段的優(yōu)化問(wèn)題。因此，以前需要兩周完成的事情，現(xiàn)在在這個(gè)集成的封閉環(huán)境里一天或半天就能完成。