Verilog HDL入門

　　第1章Verilog復(fù)雜數(shù)字設(shè)計綜述

　　1.1 數(shù)字電子系統(tǒng)CAD技術(shù)的發(fā)展

　　三個階段：

　?。?）20世紀(jì)60年代—80年代初期

　　CAD （Computer Aided Design）階段

　?。?）20世紀(jì)80年代初期—90年代初期

　　CAE（Computer Aided Engineering）階段

　?。?）20世紀(jì)90年代以來

　　EDA（Electronic Design Automation ）階段

　　數(shù)字系統(tǒng)EDA技術(shù)就是以計算機(jī)為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言（Hardware Description Language ）完成設(shè)計文件，然后由計算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。

　　EDA技術(shù)的出現(xiàn)，提高了電路設(shè)計效率和可行性，減輕了設(shè)計者勞動強度。20世紀(jì)90年代以來，在設(shè)計方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。

　　可編程邏輯器件（如CPLD、FPGA）的應(yīng)用已得到普及。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。

　　1.2 硬件描述語言Verilog HDL

　　1.2.1 什么是Verilog HDL

　　Verilog HDL 是硬件描述語言的一種，它是目前應(yīng)用最廣泛的硬件描述語言之一，用于數(shù)字系統(tǒng)的設(shè)計。設(shè)計者用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真模擬、時序分析、邏輯綜合。