DSP技術(shù)廣泛應(yīng)用于各個(gè)領(lǐng)域，但傳統(tǒng)的數(shù)字信號(hào)處理器由于以順序方式工作使得數(shù)據(jù)處理速度較低，且在功能重構(gòu)及應(yīng)用目標(biāo)的修改方面缺乏靈活性。而使用具有并行處理特性的FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理系統(tǒng)，具有很強(qiáng)的實(shí)時(shí)性和靈活性，因此利用FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理成為數(shù)字信號(hào)處理領(lǐng)域的一種新的趨勢(shì)。
　　以往基于FPGA的數(shù)字信號(hào)處理系統(tǒng)的模型及算法采用VHDL或VerilogHDL等硬件描述語(yǔ)言描述。但這些硬件描述語(yǔ)言往往比較復(fù)雜，而采用Altera公司推出的專門(mén)針對(duì)數(shù)字信號(hào)處理器設(shè)計(jì)工具DSP BuildIer則可大大簡(jiǎn)化設(shè)計(jì)過(guò)程，提高設(shè)計(jì)效率。
　　1 基于DSP Builder的數(shù)字信號(hào)處理器設(shè)計(jì)流程
　　DSP Builder是一個(gè)系統(tǒng)級(jí)（或者說(shuō)算法級(jí)）設(shè)計(jì)工具，它架構(gòu)在多個(gè)軟件工具之上，并連接系統(tǒng)級(jí)的算法仿真建模和RTL級(jí)的硬件實(shí)現(xiàn)兩個(gè)設(shè)計(jì)領(lǐng)域的設(shè)計(jì)工具，最大程度地發(fā)揮了這兩種工具的優(yōu)勢(shì)。
　　DSP Builder依賴于Math-Works公司的數(shù)學(xué)分析工具Matlab／Simulink，以Simulink的Blockset出現(xiàn)，可在simulink中進(jìn)行圖形化設(shè)計(jì)和仿真，同時(shí)又通過(guò)signal Compiler把Maltlab／Simulink／DSP Builder的設(shè)計(jì)文件轉(zhuǎn)成相應(yīng)的VHDL設(shè)計(jì)文件，以及用控制綜合與編譯的tcl腳本。而對(duì)后者的處理可以由FPGA／CPLD開(kāi)發(fā)工具QuartusⅡ完成。其設(shè)計(jì)流程如下：
　　Step1：在Simulink環(huán)境中調(diào)用Altera DSP庫(kù)（非MATLAB自帶的DSP庫(kù)）中的塊，進(jìn)行數(shù)學(xué)模型設(shè)計(jì)。
　　Step2：在MATLAB中進(jìn)行純數(shù)學(xué)上的仿真、驗(yàn)證及修改。
　　Step3：當(dāng)仿真符合設(shè)計(jì)要求后，再加入并運(yùn)行Signal Compiler模塊，將．mdl文件自動(dòng)轉(zhuǎn)成．vhd文件，進(jìn)行RTL級(jí)的功能仿真和邏輯綜合。
　　Step4：在QuartusⅡ中進(jìn)行編譯設(shè)計(jì)并進(jìn)行時(shí)序仿真。
　　Step5：下載到一個(gè)硬件開(kāi)發(fā)板上并測(cè)試。
　　2 設(shè)計(jì)實(shí)例
　　FIR和IIR濾波器是當(dāng)前數(shù)字信號(hào)處理巾最常用的2種濾波器，其中FIR因其具有精確的線性相位特性而得到廣泛應(yīng)用。下面以截止頻率為5 kHz，采樣頻率為32 kHz，輸入序列位寬為9位（最高位為符號(hào)位）的12階FIR低通數(shù)字濾波器為例，闡述基于DSP Builder的數(shù)字信號(hào)處理器設(shè)計(jì)方案。
　　2．1 FIR數(shù)字濾波器結(jié)構(gòu)模型
　　對(duì)于N階FIR數(shù)字濾波系統(tǒng)，其沖擊響應(yīng)總是有限長(zhǎng)的，系統(tǒng)函數(shù)為：
　　
　　濾波器的差分方程為：
　　
　　式中，x（n）是輸入采樣序列，h（n）是濾波器系數(shù)，N是濾波器的階數(shù)，y（n）表示濾波器的輸出序列。
　　設(shè)計(jì)濾波器的任務(wù)就是尋找一個(gè)因果、物理上可實(shí)現(xiàn)的系統(tǒng)函數(shù)H（z），使其頻率響應(yīng)滿足所希望的頻域指標(biāo)。圖1為階FIR數(shù)字濾波器的結(jié)構(gòu)圖?？梢?jiàn)，F(xiàn)IR的數(shù)字濾波過(guò)程就是一個(gè)信號(hào)逐級(jí)延遲的過(guò)程，將各級(jí)的延遲輸出加權(quán)累計(jì)，即得到FIR的輸出。