引 言
　　在數(shù)字視頻創(chuàng)新已經(jīng)成為數(shù)字信息產(chǎn)業(yè)熱點的今天，數(shù)字視頻系統(tǒng)的設計方法不斷提高，數(shù)字視頻系統(tǒng)的復雜度已經(jīng)遠遠超過以往任何時候。達芬奇技術成功實現(xiàn)數(shù)字視頻需要四大要素的最新進步，即：處理器、開發(fā)工具、軟件以及系統(tǒng)專業(yè)技術。由于能夠在集成這四種要素的平臺中實現(xiàn)數(shù)字視頻、音頻、語音與話音技術，因此達芬奇技術可以為數(shù)字視頻的當前變革打下基礎。
　　本設計是在一塊60*60mm 的PCB板上來完成視頻的采集、處理與顯示。由攝像頭采集的視頻圖像經(jīng)由解碼器轉(zhuǎn)換成達芬奇處理器能夠處理的格式，在Codec Engine 中實現(xiàn)H.264 、MPEG-4編解碼，在LCD液晶屏上最高能達到1280*720 分辨率下30fps（幀/每秒）流暢顯示。這樣的數(shù)字視頻系統(tǒng)能達到尺寸小，功能強，設計靈活，實用性廣的優(yōu)點。
　　1. 1．系統(tǒng)的總體架構及工作原理
　　2. 1.1 TMS320DM*6 器件總攬 達芬奇處理器TMS320DM*6 是基于業(yè)界最高性能的DSP平臺—TI TMS320C6000？ 由ARM926EJ-S 內(nèi)核、TMS320C64x+ DSP 內(nèi)核、系統(tǒng)控制、視頻處理子系統(tǒng)（VPSS）、電源管理、外部存儲器接口、外圍控制模塊等功能模塊組成。
　　TMS320DM*6 中的ARM926EJ-S 內(nèi)核具有16KB 指令和8KB 數(shù)據(jù)Cache 及16KB ROM 和16KB RAM 。TMS320C64x+ DSP 內(nèi)核具有32KB L1 程序R A M / C a c h e 、8 0 K B L1 數(shù)據(jù)R A M /Cache 及64KB L2 RAM/Cache 。具有DDR2 內(nèi)存控制器；64 通道增強型DMA 控制器；串行端口（3 個UART、I2C、SPI、音頻串口）;3 個64 位通用定時器；10/100M 以太網(wǎng)；USB2.0 端口；3 個PWM 端口；多達71 個通用I/O 口；支持MMC/SD/CF 卡等。系統(tǒng)控制模塊提供了看門狗、中斷控制器、電源管理控制器、復位控制器及2 個片上振蕩器。視頻處理子系統(tǒng)（VPSS） 有用于視頻輸入的視頻前端輸入（VPFF） 接口由CCD 控制器（CCDC）， 預處理器、柱狀模塊、自動曝光/白平衡/聚焦模塊（H3A）和寄存器組成；和用于視頻輸出的視頻后端輸出（VPBE）接口由屏幕菜單式調(diào)節(jié)器（OSD）、視頻編碼器（VENC）和四路10bit DACs 組成。
　　1.2 系統(tǒng)的硬件組成及工作原理
　　整個數(shù)字視頻系統(tǒng)采用的是由達芬奇處理器（TMS320DM*6）、DDR2 SDRAM 、NAND FLASH、視頻解碼器TVP5146 、電源管理芯片TPS65023，LTC3412 加上外圍接口芯片的方案。視頻解碼器把CCD攝像頭傳過來的模擬視頻信號進行模/數(shù)轉(zhuǎn)換，變成符合ITU-BT.656 標準的數(shù)字視頻信號，然后將數(shù)字視頻信號傳到達芬奇處理器的視頻處理子系統(tǒng)的前端進行預處理經(jīng)過Codec Engine 編解碼后送到視頻處理子系統(tǒng)的后端，直接輸出數(shù)字視頻信號到顯示終端上或是通過四路54MHz 的DACs來提供NTSC/PAL制式的模擬視頻輸出。DM*6 上的ARM端主要做為控制器來控制視頻解碼芯片和外圍接口芯片，DSP端主要負責視頻編解碼工作。系統(tǒng)硬件框圖如圖1所示
　　
　　圖1 系統(tǒng)硬件框圖