我們將要討論的一個(gè)重要主題是適用于模擬/數(shù)字混合信號(hào)環(huán)境的接地技術(shù)。事實(shí)上，高質(zhì)量接地這個(gè)問(wèn)題可以—也必然影響到混合信號(hào) PCB 設(shè)計(jì)的整個(gè)布局原則。目前的信號(hào)處理系統(tǒng)一般需要混合信號(hào)器件，例如模數(shù)轉(zhuǎn)換器（ADC）、數(shù)模轉(zhuǎn)換器（DAC）和快速數(shù)字信號(hào)處理器（DSP）。由于需要處理寬動(dòng)態(tài)范圍的模擬信號(hào)，因此必須使用高性能 ADC和 DAC。在惡劣的數(shù)字環(huán)境內(nèi)，能否保持寬動(dòng)態(tài)范圍和低噪聲與采用良好的高速電路設(shè)計(jì)技術(shù)密切相關(guān)，包括適當(dāng)?shù)男盘?hào)布線、去耦和接地。過(guò)去，一般認(rèn)為“高精度、低速”電路與所謂的“高速”電路有所不同。對(duì)于 ADC 和 DAC，采樣（或更新）頻率一般用作區(qū)分速度標(biāo)準(zhǔn)。不過(guò)，以下兩個(gè)示例顯示，實(shí)際操作中，目前大多數(shù)信號(hào)處理 IC 真正實(shí)現(xiàn)了“高速”，因此必須作為此類器件來(lái)對(duì)待，才能保持高性能。DSP、ADC 和 DAC 均是如此。所有適合信號(hào)處理應(yīng)用的采樣 ADC（內(nèi)置采樣保持電路的ADC）均采用具有快速上升和下降時(shí)間（一般為數(shù)納秒）的高速時(shí)鐘工作，即使呑吐量看似較低也必須視為高速器件。例如，中速 12 位逐次逼近型（SAR） ADC 可采用 10 MHz 內(nèi)部時(shí)鐘工作，而采樣速率僅為 500 kSPS。Σ-Δ 型 ADC 具有高過(guò)采樣比，因此還需要高速時(shí)鐘。即使是高分辨率的所謂“低頻”工業(yè)測(cè)量 ADC（例如 AD77xx-系列）吞吐速率達(dá)到 10 Hz 至 7.5 kHz，也采用 5 MHz 或更高時(shí)鐘頻率工作，并且提供高達(dá) 24 位的分辨率。更復(fù)雜的是，混合信號(hào) IC 具有模擬和數(shù)字兩種端口，因此如何使用適當(dāng)?shù)慕拥丶夹g(shù)就顯示更加錯(cuò)綜復(fù)雜。此外，某些混合信號(hào) IC 具有相對(duì)較低的數(shù)字電流，而另一些具有高數(shù)字電流。很多情況下，這兩種類型的 IC 需要不同的處理，以實(shí)現(xiàn)最佳接地。數(shù)字和模擬設(shè)計(jì)工程師傾向于從不同角度考察混合信號(hào)器件，本文旨在說(shuō)明適用于大多數(shù)混合信號(hào)器件的一般接地原則，而不必了解內(nèi)部電路的具體細(xì)節(jié)。