altera fpga/cpld設(shè)計(jì) 基礎(chǔ)篇結(jié)合作者多年工作經(jīng)驗(yàn)，系統(tǒng)地介紹了FPGA/CPLD的基本設(shè)計(jì)方法。在介紹FPGA/CPLD概念的基礎(chǔ)上，介紹了Altera主流FPGA/CPLD的結(jié)構(gòu)與特點(diǎn)，并通過(guò)豐富的實(shí)例講解Quartus II與ModelSim、Synplify Pro等常用EDA工具的開(kāi)發(fā)流程。
altera fpga/cpld設(shè)計(jì) 基礎(chǔ)篇附帶兩張光盤(pán)：光盤(pán)1中收錄了Altera Quartus II Web版軟件，讀者可以安裝使用；光盤(pán)2中收錄了本書(shū)所有實(shí)例的完整工程、源代碼、詳細(xì)操作步驟和使用說(shuō)明文件，便于讀者邊學(xué)邊練，提高實(shí)際應(yīng)用能力。
altera fpga/cpld設(shè)計(jì) 基礎(chǔ)篇可作為高等院校通信工程、電子工程、計(jì)算機(jī)、微電子與半導(dǎo)體等專(zhuān)業(yè)的教材，也可作為硬件工程師和IC工程師的實(shí)用工具書(shū)。

第1章 FPGA/CPLD簡(jiǎn)介
1.1 可編程邏輯設(shè)計(jì)技術(shù)簡(jiǎn)介
1.1.1 可編程邏輯器件發(fā)展簡(jiǎn)史
1.1.2 可編程邏輯器件分類(lèi)
1.2 FPGA/CPLD的基本結(jié)構(gòu)
1.2.1 FPGA的基本結(jié)構(gòu)
1.2.2 CPLD的基本結(jié)構(gòu)
1.2.3 FPGA和CPLD的比較
1.3 FPGA/CPLD的設(shè)計(jì)流程
1.4 FPGA/CPLD的常用開(kāi)發(fā)工具
1.5 下一代可編程邏輯設(shè)計(jì)技術(shù)展望
1.5.1 下一代可編程邏輯器件硬件上的四大發(fā)展趨勢(shì)
1.5.2 下一代EDA軟件設(shè)計(jì)方法發(fā)展趨勢(shì)
1.6 小結(jié)
1.7 問(wèn)題與思考
第2章 Altera FPGA/CPLD的結(jié)構(gòu)
2.1 Altera高密度FPGA
2.1.1 主流高端FPGA——Stratix
2.1.2 內(nèi)嵌高速串行收發(fā)器的FPGA Stratix GX
2.1.3 新一代90nm高端FPGA StratiX II
2.2 Altera低成本FPGA.
2.2.1 主流低成本FPGA Cyclone
2.2.2 新一代低成本FPGA Cyclone II
2.3 Altera的CPLD器件
2.3.1 主流的CPLD MAX 3000A
2.3.2 CPLD的革 MAX II
2.4 小結(jié)
2.5 問(wèn)題與思考
第3章 Altera Quartus II開(kāi)發(fā)流程
3.1 Quartus II軟件綜述
3.1.1 Quartus II軟件的特點(diǎn)及支持的器件
3.1.2 Quartus II軟件的工具及功能簡(jiǎn)介
3.1.3 Quartus II軟件的用戶(hù)界面
3.2 設(shè)計(jì)輸入
3.2.1 設(shè)計(jì)輸入方式
3.2.2 設(shè)計(jì)規(guī)劃
3.2.3 設(shè)計(jì)輸入文件實(shí)例
3.2.4 設(shè)計(jì)約束
3.3 綜合
3.3.1 使用Quartus II軟件集成綜合
3.3.2 控制綜合
3.3.3 綜合實(shí)例
3.3.4 第三方綜合工具
3.4 布局布線(xiàn)
3.4.1 設(shè)置布局布線(xiàn)參數(shù)
3.4.2 布局布線(xiàn)實(shí)例
3.4.3 增量布局布線(xiàn)
3.4.4 反標(biāo)保留分配
3.5 仿真
3.5.1 指定仿真器設(shè)置
3.5.2 建立矢量源文件
3.5.3 仿真實(shí)例
3.5.4 第三方仿真工具
3.6 編程與配置
3.6.1 建立編程文件
3.6.2 器件編程和配置
3.7 小結(jié)
3.8 問(wèn)題與思考
第4章 Altera的IP工具
4.1 IP的概念、Altera的IP
4.1.1 IP的概念
4.1.2 Altera可提供的IP
4.1.3 Altera IP在設(shè)計(jì)中的作用
4.2 使用Altera的基本宏功能
4.2.1 定制基本宏功能
4.2.2 實(shí)現(xiàn)基本宏功能
4.2.3 設(shè)計(jì)實(shí)例
4.3 使用Altera的IP核
4.3.1 定制IP核
4.3.2 實(shí)現(xiàn)IP核
4.3.3 設(shè)計(jì)實(shí)例
4.4 小結(jié)
4.5 問(wèn)題與思考
第5章 Quartus II的常用輔助設(shè)計(jì)工具
5.1 I/O分配驗(yàn)證
5.1.1 I/O分配驗(yàn)證功能簡(jiǎn)介
5.1.2 I/O分配驗(yàn)證流程
5.1.3 用于I/O分配驗(yàn)證的輸入
5.1.4 運(yùn)行I/O分配驗(yàn)證
5.2 功率分析
5.2.1 Excel.based功率計(jì)算器
5.2.2 Simulation-based功率估算
5.3 RTL閱讀器
5.3.1 RTL閱讀器簡(jiǎn)介
5.3.2 RTL閱讀器用戶(hù)界面
5.3.3 原理圖的分頁(yè)和模塊層次的切換
5.3.4 過(guò)濾原理圖
5.3.5 將原理圖中的節(jié)點(diǎn)定位到源設(shè)計(jì)文件
5.3.6 在原理圖中查找節(jié)點(diǎn)或網(wǎng)線(xiàn)
5.3.7 使用RTL閱讀器分析設(shè)計(jì)中的問(wèn)題
5.4 SignalProbe及SignalTap II邏輯分析器
5.4.1 SignalProbe
5.4.2 SignalTap II邏輯分析器
5.5 時(shí)序收斂平面布局規(guī)劃器(Timing Closure Floorplan)
5.5.1 使用Timing Closure Floorplan分析設(shè)計(jì)
5.5.2 使用Timing Closure Floorplan優(yōu)化設(shè)計(jì)
5.6 Chip Editor底層編輯器
5.6.1 Chip Editor功能簡(jiǎn)介
5.6.2 使用Chip Editor的設(shè)計(jì)流程
5.6.3 Chip Editor視圖
5.6.4 資源特性編輯器
5.6.5 Chip Editor的一般應(yīng)用
5.7 工程更改管理(ECO)
5.7.1 ECO簡(jiǎn)介
5.7.2 ECO的應(yīng)用范圍
5.7.3 ECO的操作流程
5.7.4 使用Change Manager查看和管理更改
5.7.5 ECO驗(yàn)證
5.8 小結(jié)
5.9 問(wèn)題與思考
第6章 編程與配置
6.1 配置Altera FPGA
6.1.1 配置方式
6.1.2 主動(dòng)串行(AS)
6.1.3 被動(dòng)串行(PS)
6.1.4 快速被動(dòng)并行(FPP)
6.1.5 被動(dòng)并行異步(PPA)
6.1.6 JTAG配置方式
6.1.7 ByteBlaster II下載電纜
6.1.8 配置芯片
6.2 配置文件和軟件支持
6.2.1 軟件支持
6.2.2 配置文件
6.3 單板設(shè)計(jì)及調(diào)試注意事項(xiàng)
6.3.1 配置的可靠性
6.3.2 單板設(shè)計(jì)要點(diǎn)
6.3.3 調(diào)試建議
6.4 小結(jié)
6.5 問(wèn)題與思考
第7章 MAX+PLUS II過(guò)渡到Quartus II
7.1 MAX+PLUS II與Quartus II的功能比較
7.2 轉(zhuǎn)換MAX+PLUS II設(shè)計(jì)
7.2.1 改變GUI風(fēng)格
7.2.2 轉(zhuǎn)換MAX+PLUS II工程
7.2.3 查看新工程
7.2.4 導(dǎo)入MAX+PLUS II配置文件
7.3 編輯工程
7.3.1 修改設(shè)計(jì)芯片
7.3.2 設(shè)置編譯選項(xiàng)
7.4 編譯
7.4.1 運(yùn)行編譯器
7.4.2 查看工程結(jié)構(gòu)
7.4.3 編譯報(bào)告
7.5 時(shí)序分析
7.5.1 時(shí)序設(shè)置
7.5.2 運(yùn)行時(shí)序分析器
7.5.3 時(shí)序分析指定路徑
7.5.4 時(shí)序約束布局器
第9章 刀路的模擬、校驗(yàn)和后置處理
9.1 模擬刀路
9.2 校驗(yàn)刀路
9.3 后置處理
9.4 加工文檔
9.5 總結(jié)
附錄A
A.1 Cimatron快捷鍵
A.2 Cimatron主菜單參數(shù)設(shè)置
A.3 FILE-SETUP設(shè)置
A.4 NC常見(jiàn)旗標(biāo)含義
A.5 Cimatron數(shù)據(jù)轉(zhuǎn)換
A.6 數(shù)控加工工藝卡