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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>ASIC中的異步時(shí)序設(shè)計(jì)

      ASIC中的異步時(shí)序設(shè)計(jì)

      2010-01-16 | rar | 344 | 次下載 | 5積分

      資料介紹

      絕大部分的ASIC設(shè)計(jì)工程師在實(shí)際工作中都會(huì)遇到異步設(shè)計(jì)的問(wèn)題，本文針對(duì)異步時(shí)序產(chǎn)生的問(wèn)題，介紹了幾種同步的策略，特別是結(jié)繩法和異步FIFO的異步比較法都是比較新穎的方法。
      關(guān)鍵詞：異步時(shí)序，MTBF，雙鎖存器法，結(jié)繩法，異步FIFO，異步比較。

      Asynchronous design in ASIC
      Abstract: Most of the ASICs that are ever designed are driven by multiple asynchronous clocks. Aiming at the issue of asynchronous design, this paper introduced several solutions. Especially, the methods of toggle and asynchronous compare in asynchronous FIFO design are good ideas.
      Keywords: asynchronous timing, MTBF，two registers, toggle, asynchronous FIFO, asynchronous compare.

      時(shí)序設(shè)計(jì)
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