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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>OPB總線(xiàn)仲裁器的RTL設(shè)計(jì)與FPGA實(shí)現(xiàn)

      OPB總線(xiàn)仲裁器的RTL設(shè)計(jì)與FPGA實(shí)現(xiàn)

      2010-07-17 | rar | 280 | 次下載 | 5積分

      資料介紹

      本文詳細(xì)介紹了OPB總線(xiàn)仲裁器的信號(hào)和仲裁機(jī)理。在QuartusII8.0平臺(tái)上,分別用固定優(yōu)先級(jí)算法和LRU算法,用硬件描述語(yǔ)言(verilog HDL)對(duì)OPB總線(xiàn)仲裁器進(jìn)行了RTL硬件建模。并用FPGA進(jìn)行實(shí)現(xiàn),并比較了仿真結(jié)果和綜合結(jié)果,兩種算法都通過(guò)了RTL和網(wǎng)表之間的形式驗(yàn)證。
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