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提出了一種高效并行的二維離散提升小波(DWT)變換結(jié)構(gòu),該結(jié)構(gòu)只需要7行數(shù)據(jù)緩存,即可實(shí)現(xiàn)行和列方向同時(shí)進(jìn)行濾波變換。采用一種基于CSD編碼和優(yōu)化的移位加操作實(shí)現(xiàn)常系數(shù)乘法器,整個(gè)小波變換插入多級(jí)流水線寄存器,加快了處理速度。用VHDL設(shè)計(jì)可自動(dòng)驗(yàn)證的testbench,通過(guò)matlab+modelsim聯(lián)合仿真能方便有效地對(duì)IP核進(jìn)行驗(yàn)證。此IP核具有3個(gè)可配置參數(shù),分別為圖像尺寸、位寬、小波變換的級(jí)數(shù),可方便重用。該IP核已經(jīng)在XC2VP20 FPGA上實(shí)現(xiàn),并能穩(wěn)定工作在60MHz時(shí)鐘頻率下,其處理512512 8bit圖像的速度可達(dá)240幀/s,完全能滿足高速圖像實(shí)時(shí)處理要求。
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