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      電子發(fā)燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>基于FPGA的高速誤碼測試儀的設計

      基于FPGA的高速誤碼測試儀的設計

      2011-05-06 | pdf | 1.09 MB | 次下載 | 免費

      資料介紹

      誤碼測試儀是檢測通信系統(tǒng)可靠性的重要設備。傳統(tǒng)的誤碼測試儀基于CPLD和CPU協(xié)同工作，不僅結構復雜，價格昂貴，而且不方便攜帶?；?a href='http://www.brongaenegriffin.com/soft/data/30-91/' target='_blank' class='arckwlink_none'>FPGA的高速誤碼測試儀，采用FPGA來完成控制和測試模塊的一體化設計，提高了系統(tǒng)功能擴展性和系統(tǒng)的集成度，使得各個功能模塊在不改動硬件電路的情況下可以相應變化。在發(fā)送端發(fā)送m序列作為測試數(shù)據(jù)，其測試速率最高可達到155 Mb/s。由于將物理層上的各協(xié)議層的功能集中到FPGA內部實現(xiàn)，減少了硬件和軟件的設計復雜度，并且縮短了系統(tǒng)的開發(fā)的周期，具有可升級的特點。

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