盡管H.264/AVC承諾將此已有視頻編碼標(biāo)準(zhǔn)具有更高的編碼效率，它仍為系統(tǒng)架構(gòu)師、DSP 工程師和硬件設(shè)計(jì)人員帶來(lái)了巨大的工程設(shè)計(jì)挑戰(zhàn)。H.264/AVC 標(biāo)準(zhǔn)引入了自 1990 年推出 H.261 之后視頻編碼標(biāo)準(zhǔn)演進(jìn)過(guò)程中出現(xiàn)的大部分重大改變和算法間斷 （algorithmic discontinuities）。
　　實(shí)現(xiàn) H.264/AVC 編碼標(biāo)準(zhǔn)所需的算法計(jì)算復(fù)雜度、數(shù)據(jù)局部性，以及算法和數(shù)據(jù)并行性，常常會(huì)直接影響系統(tǒng)級(jí)別的整體架構(gòu)決策。這種影響又會(huì)決定在廣播、視頻編輯、電話會(huì)議以及消費(fèi)電子領(lǐng)域開(kāi)發(fā)H.264/AVC解決方案所需的最終開(kāi)發(fā)成本。
　　復(fù)雜度分析
　　為了實(shí)現(xiàn)實(shí)時(shí) H.264/AVC 標(biāo)準(zhǔn)清晰度 （SD） 或高清晰度 （HD） 分辯率編碼解決方案，系統(tǒng)架構(gòu)師常常需要使用多個(gè) FPGA 和可編程 DSP。為了說(shuō)明所需計(jì)算的巨大復(fù)雜度，先探討一下 H.264/AVC 編碼器的典型運(yùn)行時(shí)的周期要求。H.264/AVC 編碼器基于由聯(lián)合視頻工作組（JVT）提供的軟件模型，該工作組由來(lái)自 ITU-T 的視頻編碼專家組 （VCEG） 和 ISO/IEC 的運(yùn)動(dòng)圖像專家組 （MPEG） 的專家組成。
　　采用Intel的VTune軟件，在 Intel Pentium III 1.0 GHz 通用 CPU、512 MB 內(nèi)存的平臺(tái)上運(yùn)行，按照主要配置編碼解決方案實(shí)現(xiàn) H.264/AVC SD，需要約 1，600 BOPS（每秒十億次運(yùn)算）。
　　表 1 顯示了基于 Pentium III 通用處理器架構(gòu)的 H.264/AVC 編碼器的復(fù)雜度的典型情況。請(qǐng)注意，在表 1 中，運(yùn)動(dòng)估計(jì)、宏塊/塊處理（包括模式?jīng)Q策），以及運(yùn)動(dòng)補(bǔ)償模塊是基本候選硬件加速單元。
　　然而，單憑計(jì)算復(fù)雜度并不能決定一個(gè)功能模塊是否應(yīng)映射為硬件或是使其保持為軟件。為了評(píng)估在由 FPGA、可編程 DSP或通用主處理器混合組成的平臺(tái)上實(shí)現(xiàn) H.264/AVC 編碼標(biāo)準(zhǔn)時(shí)，軟件和硬件分割的可行性，需要分析將會(huì)影響整體設(shè)計(jì)決策的大量架構(gòu)問(wèn)題。
　　數(shù)據(jù)局部性
　　在同步設(shè)計(jì)中，按照特定的順序和粒度訪問(wèn)內(nèi)存，同時(shí)根據(jù)延遲、總線競(jìng)爭(zhēng)、對(duì)準(zhǔn)、DMA 傳輸率以及所用內(nèi)存的類型（如 ZBT 內(nèi)存、SDRAM和 SRAM 等）使時(shí)鐘周期數(shù)降至最小的能力至關(guān)重要。數(shù)據(jù)局部性問(wèn)題主要是由數(shù)據(jù)單元和算術(shù)單元（或處理引擎）之間的物理接口體現(xiàn)的。
　　數(shù)據(jù)并行性。
　　大多數(shù)信號(hào)處理算法都是對(duì)高度并行的數(shù)據(jù)進(jìn)行操作（如 FIR 濾波）。單指令多數(shù)據(jù) （SIMD） 和向量處理器對(duì)可被并行化或做成向量格式（或長(zhǎng)數(shù)據(jù)寬度）的數(shù)據(jù)具有較高的處理效率。
　　FPGA可通過(guò)提供大量塊 RAM 支持大量極高總計(jì)帶寬要求來(lái)實(shí)現(xiàn)這一點(diǎn)。在新的 Xilinx Virtex-4 SX器件中，塊 RAM 的數(shù)量與 Xtreme DSP的邏輯片數(shù)緊密匹配（例如，SX25具有128個(gè)塊RAM，128個(gè)DSP邏輯片；SX35具有192個(gè)塊 RAM，192個(gè)DSP 邏輯片；SX55具有320個(gè)塊 RAM，512個(gè)DSP邏輯片）。
　　信號(hào)處理算法并行機(jī)制。
　　在典型的可編程 DSP 或通用處理器中，信號(hào)處理算法并行機(jī)制通常是指指令級(jí)并行 （ILP）。超長(zhǎng)指令字 （VLIW） 處理器是此類采用ILP的機(jī)器中的一個(gè)例子，它將多條指令（ADD、MULT 及 BRA）組合起來(lái)，在一個(gè)周期內(nèi)執(zhí)行。處理器中高度流水線化的執(zhí)行單元也是實(shí)現(xiàn)并行機(jī)制的典型硬件示例。現(xiàn)在已經(jīng)有可編程DSP采用這種架構(gòu)（如TI的TMS320C64x）。
　　但是，并非所有算法都能使用這種并行機(jī)制。遞歸算法，如 IIR 濾波、MPEG 1/2/4 中的變長(zhǎng)編碼 （VLC）、上下文自適應(yīng)變長(zhǎng)編碼 （CAVLC），以及 H.264/AVC 中的上下文自適應(yīng)二進(jìn)制算術(shù)編碼 （CABAC），當(dāng)映射到這些可編程 DSP 時(shí)，均無(wú)法達(dá)到最優(yōu)且效率不高。這是因?yàn)閿?shù)據(jù)遞歸阻礙了 ILP 的有效利用。作為取代方案，可在FPGA 結(jié)構(gòu)中有效地構(gòu)建專用硬件引擎。
　　計(jì)算復(fù)雜度。
　　可編程 DSP 受計(jì)算復(fù)雜度的限制，可通過(guò)處理器的時(shí)鐘速率來(lái)度量。在FPGA中實(shí)現(xiàn)的信號(hào)處理算法通常為計(jì)算密集型算法。其中的例子有運(yùn)動(dòng)估計(jì)中的絕對(duì)差值和 （SAD） 引擎以及視頻縮放。
　　通過(guò)將這些模塊映射到 FPGA 中，主處理器或可編程DSP就可有額外的周期來(lái)處理其他算法。此外，F(xiàn)PGA 結(jié)構(gòu)還可以具有多時(shí)鐘域，從而允許選擇性硬件模塊根據(jù)各自的計(jì)算要求使用獨(dú)立的時(shí)鐘速度。