本文檔的主要內(nèi)容詳細(xì)介紹的是VHDL硬件描述語言入門教程資料免費下載包括了：1.? VHDL語言基礎(chǔ)，2. VHDL基本結(jié)構(gòu)，3. VHDL語句，4. 狀態(tài)機在VHDL中的實現(xiàn)，5. 常用電路VHDL程序，6. VHDL仿真，7. VHDL綜合

　　HDL----Hardware Description Language

　　一種用于描述數(shù)字電路的功能或行為的語言。目的是提為電路設(shè)計效率，縮短設(shè)計周期，減小設(shè)計成本，可在芯片制造前進(jìn)行有效的仿真和錯誤檢測。

　　優(yōu)點：

　　HDL設(shè)計的電路能獲得非常抽象級的描述。如基于RTL（Register Transfer Level）描述的IC，可用于不同的工藝。

　　HDL設(shè)計的電路，在設(shè)計的前期，就可以完成電路的功能級的驗證。

　　HDL設(shè)計的電路類似于計算機編程。

　　VHDL 概述：

　　VHDL VHSIC Hardwarter Description Language

　　VHSIC Very High speed integrated circuit

　　VHDL是美國國防部在20世紀(jì)80年代初為實現(xiàn)其高速集成電路硬件VHSIC計劃提出的描述語言;

　　IEEE從1986年開始致力于VHDL標(biāo)準(zhǔn)化工作，融合了其它ASIC芯片制造商開發(fā)的硬件描述語言的優(yōu)點，于93年形成了標(biāo)準(zhǔn)版本（IEEE.std_1164）。

　　1995年，我國國家技術(shù)監(jiān)督局推薦VHDL做為電子設(shè)計自動化硬件描述語言的國家標(biāo)準(zhǔn)。

　　VHDL優(yōu)點：

　　覆蓋面廣，系統(tǒng)硬件描述能力強，是一個多層次的硬件描述語言;

　　VHDL語言具有良好的可讀性，既可以被計算機接受，也容易被人們所理解;

　　VHDL語言可以與工藝無關(guān)編程;

　　VHDL語言已做為一種IEEE的工業(yè)標(biāo)準(zhǔn)，便于使用、交流和推廣。

　　VHDL語言的不足之處：

　　設(shè)計的最終實現(xiàn)取決于針對目標(biāo)器件的編程器，工具的不同會導(dǎo)致綜合質(zhì)量不一樣。