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      FPGA入門系列實(shí)驗(yàn)教程之實(shí)現(xiàn)數(shù)碼管靜態(tài)顯示的詳細(xì)資料說(shuō)明

      2019-06-12 | rar | 0.41 MB | 次下載 | 免費(fèi)

      資料介紹

      　　1. 實(shí) 驗(yàn) 任 務(wù)

      　　實(shí)現(xiàn)開(kāi)發(fā)板上的數(shù)碼管靜態(tài)循環(huán)顯示 0~F。通過(guò)這個(gè)實(shí)驗(yàn)，掌握采用 VerilogHDL 語(yǔ)言編程實(shí)現(xiàn) 7 段數(shù)碼管顯示譯碼器的方法。

      　　2. 實(shí) 驗(yàn) 環(huán) 境

      　　硬件實(shí)驗(yàn)環(huán)境為艾米電子工作室型號(hào) EP2C8Q208C8 增強(qiáng)版開(kāi)發(fā)套件。軟件實(shí)驗(yàn)環(huán)境為 Quartus II 8.1 開(kāi)發(fā)軟件。

      　　3. 實(shí) 驗(yàn) 原 理

      　　數(shù)碼管 LED 顯示是工程項(xiàng)目中使用較廣的一種輸出顯示器。常見(jiàn)的數(shù)碼管有共陰和共陽(yáng)兩種。艾米電子工作室開(kāi)發(fā)套件上采用的是共陽(yáng)極數(shù)碼管，共陽(yáng)數(shù)碼管就是 8 個(gè)發(fā)光二極管的陽(yáng)極連接在一起作為公共端。公共端常稱為位碼，而將其他八位稱為段碼。本實(shí)驗(yàn)先將板載 50M 時(shí)鐘源進(jìn)行 24 次分頻，然后將分頻后的頻率作為四位計(jì)數(shù)器的時(shí)鐘脈沖信號(hào)，使其計(jì)數(shù)循環(huán)輸出0~F，最后經(jīng) Verilog HDL 編寫(xiě)的譯碼模塊譯碼后顯示于數(shù)碼管上。

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