本文從FPGA器件結(jié)構(gòu)角度出發(fā) 以速度和面積為主題 描述在FPGA設(shè)計(jì)過(guò)程中應(yīng)當(dāng)注意的問(wèn)題和可以采用的設(shè)計(jì)技巧

　　隨著HDL Hardware Description Language 硬件描述語(yǔ)言 語(yǔ)言 綜合工具及其它相關(guān)工具的推廣 使廣大設(shè)計(jì)工程師從以往煩瑣的畫(huà)原理圖 連線(xiàn)等工作解脫開(kāi)來(lái) 能夠?qū)⒐ぷ髦匦霓D(zhuǎn)移到功能實(shí)現(xiàn)上 極大地提高了工作效率任何事務(wù)都是一分為二的 有利就有弊 我們發(fā)現(xiàn) 現(xiàn)在越來(lái)越多的工程師不關(guān)心自己的電路實(shí)現(xiàn)形式 以為 我只要將功能描述正確 其它事情交給工具就行了 在這種思想影響下 工程師在用HDL語(yǔ)言描述電路時(shí) 腦袋里沒(méi)有任何電路概念 或者非常模糊 也不清楚自己寫(xiě)的代碼綜合出來(lái)之后是什么樣子 映射到芯片中又會(huì)是什么樣子 有沒(méi)有充分利用到 FPGA的一些特殊資源 遇到問(wèn)題 立刻想到的是換速度更快 容量更大的FPGA器件 導(dǎo)致物料成本上升 更為要命的是 由于不了解器件結(jié)構(gòu) 更不了解與器件結(jié)構(gòu)緊密相關(guān)的設(shè)計(jì)技巧 過(guò)分依賴(lài)綜合等工具 工具不行 自己也就束手無(wú)策 導(dǎo)致問(wèn)題遲遲不能解決 從而嚴(yán)重影響開(kāi)發(fā)周期 導(dǎo)致開(kāi)發(fā)成本急劇上升目前 我們的設(shè)計(jì)規(guī)模越來(lái)越龐大 動(dòng)輒上百萬(wàn)門(mén) 幾百萬(wàn)門(mén)的電路屢見(jiàn)不鮮 同時(shí) 我們所采用的器件工藝越來(lái)越先進(jìn) 已經(jīng)步入深亞微米時(shí)代 而在對(duì)待深亞微米的器件上 我們的設(shè)計(jì)方法將不可避免地發(fā)生變化 要更多地關(guān)注以前很少關(guān)注的線(xiàn)延時(shí) 我相信 ASIC設(shè)計(jì)以后也會(huì)如此 此時(shí) 如果我們不在設(shè)計(jì)方法 設(shè)計(jì)技巧上有所提高 是無(wú)法面對(duì)這些龐大的基于深亞微米技術(shù)的電路設(shè)計(jì) 而且 現(xiàn)在的競(jìng)爭(zhēng)越來(lái)越激勵(lì) 從節(jié)約公司成本角度出發(fā)也要求我們盡可能在比較小的器件里完成比較多的功能本文從澄清一些錯(cuò)誤認(rèn)識(shí)開(kāi)始 從FPGA器件結(jié)構(gòu)出發(fā) 以速度 路徑延時(shí)大小 和面積資源占用率 為主題 描述在FPGA設(shè)計(jì)過(guò)程中應(yīng)當(dāng)注意的問(wèn)題和可以采用的設(shè)計(jì)技巧本文對(duì)讀者的技能基本要求是 熟悉數(shù)字電路基本知識(shí) 如加法器 計(jì)數(shù)器 RAM等熟悉基本的同步電路設(shè)計(jì)方法 熟悉HDL語(yǔ)言 對(duì)FPGA的結(jié)構(gòu)有所了解 對(duì)FPGA設(shè)計(jì)流程比較了解

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