一、設計要求

　　1.設計一個能產(chǎn)生遞增、遞減斜波，方波，三角波，正弦波，階梯波智能函數(shù)發(fā)生器；

　　2.要求能自主選擇輸出波形，并能調(diào)整輸出頻率。

　　二、設計原理

　　遞增、遞減斜波是以一定常數(shù)遞增、遞減來產(chǎn)生的。三角波的產(chǎn)生是在輸出波形的前半周期內(nèi)從0 累加到最大值255（8 位），在后半周期從最大值遞減到0 來實現(xiàn)的。階梯波階梯波是以一定的常數(shù)遞增的。正弦波的產(chǎn)生原理是基于奈奎斯特采樣定律， 先對模擬信號采集，經(jīng)過量化后存入查表中， 再由相位累加器產(chǎn)生地址， 通過對查表尋址，得到離散化波形序列，最后經(jīng)過D/A 轉(zhuǎn)換輸出模擬波形。方波的產(chǎn)生是在輸出波形的前半周期輸出低電平， 后半周期輸出高電平， 從而得到占空比為50%的方波信號。

　　通過所設計的智能函數(shù)發(fā)生器可以得到遞增、遞減斜波，方波，三角波，正弦波和階梯波六種波形，這些波形的產(chǎn)生都是通過FPGA的核心芯片，各種運算都在FPGA 中進行，直接輸出選擇的波形。

　　三、設計內(nèi)容與步驟

　　設計的智能函數(shù)發(fā)生器就是為了得到得到遞增、遞減斜波，方波，三角波，正弦波和階梯波六種波形，可以通過按鈕來選擇輸出波形，并且具有復位的功能。

　　智能函數(shù)發(fā)生器總體框圖如圖1.1 所示；圖中輸入CLK 為時鐘信號，用于調(diào)整輸出波形的頻率；輸入RESET 為復位信號；輸入SEL［2..0］為選擇信號，用于選擇輸出波形；輸出Q 接在D/A 轉(zhuǎn)換的數(shù)據(jù)端，就可以在D/A 轉(zhuǎn)換器的輸出端得到各種不同的函數(shù)波形。