本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA經(jīng)常有哪些常見警告應(yīng)該如何解決。

　　1.Found clock-sensitive change during active clock edge at time 《time》 on register“《name》”

　　原因： vector source file 中時鐘敏感信號（如：數(shù)據(jù)，允許端，清零，同步加載等）在時鐘的邊緣同時變化。而時鐘敏感信號是不能在時鐘邊沿變化的。其后果為導(dǎo)致結(jié)果不正確。

　　措施：編輯vector source file

　　2.Verilog HDL assignment warning at 《location》： truncated value with size 《number》 to match size of target （《number》

　　原因： 在HDL設(shè)計中對目標(biāo)的位數(shù)進行了設(shè)定， 如：reg［4:0］ a; 而默認(rèn)為32 位， 將位數(shù)裁定到 合適的大小

　　措施： 如果結(jié)果正確， 無須加以修正， 如果不想看到這個警告， 可以改變設(shè)定的位數(shù)

　　3.All reachable assignments to data_out（10） assign ‘0’， register removed byoptimization

　　原因： 經(jīng)過綜合器優(yōu)化后，輸出端口已經(jīng)不起作用了

　　4.Following 9 pins have nothing， GND， or VCC driving datain port -- changes to thisconnectivity may change fitting results

　　原因： 第9 腳，空或接地或接上了電源

　　措施： 有時候定義了輸出端口，但輸出端直接賦‘ 0’，便會被接地，賦‘ 1’接電源。如果你的設(shè)計中這些端口就是這樣用的，那便可以不理會這些warning

　　5.Found pins functioning as undefined clocks and/or memory enables

　　原因： 是你作為時鐘的PIN 沒有約束信息。可以對相應(yīng)的PIN 做一下設(shè)定就行了。主要是指 你的某些管腳在電路當(dāng)中起到了時鐘管腳的作用，比如flip-flop 的clk 管腳，而此管腳沒有時鐘約束，因此QuartusII 把“clk ”作為未定義的時鐘。

　　措施： 如果clk 不是時鐘，可以加“ not clock ”的約束；如果是，可以在clock setting 當(dāng)中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這里修改：Assignments》Timing analysis ettings.。.》Individual clocks.。.》。..注意在Applies to node 中只用選擇時鐘引腳一項即可， required fmax 一般比所要求頻率高5%即可，無須太緊或太松。