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通過FPGA（現(xiàn)場可編程門陣列）時(shí)序模型分析得出FPGA門延時(shí)的方案，綜合利用FPGA各種布局布線EDA工具，摸索出一套人工干預(yù)FPGA布局布線的方法，使FPGA門延時(shí)能夠有效地用于時(shí)序調(diào)整，調(diào)整精度可達(dá)到納秒級。該方法具有不增加任何額外器件，成本低、高效方便的特點(diǎn)。
在開發(fā)CCD時(shí)序過程中發(fā)現(xiàn)CCD的兩相電荷轉(zhuǎn)移時(shí)序與CCD電荷轉(zhuǎn)移效率密切相關(guān)，直接影響CCD最后輸出信號的品質(zhì)。但另一方面從FleA（現(xiàn)場可編程門陣列）產(chǎn)生信號到焦面，其間往往要經(jīng)過傳輸、放大、驅(qū)動(dòng)等多個(gè)環(huán)節(jié)，不町避免地對時(shí)序產(chǎn)生延遲，導(dǎo)致信號品質(zhì)下降。為了消除這些偏差，通常需要將相位進(jìn)行1～10ns的調(diào)整，需要200MHz以上時(shí)鐘；但為r控制高頻干擾，一般會(huì)限制高頻信號通過，由此引入固定門對信號進(jìn)行調(diào)整。本文闡述了一種使用FPGA內(nèi)部門的固定延時(shí)進(jìn)行時(shí)序調(diào)整的方法，該方法不需要額外的硬件支持，只需通過FPGA軟件對FPGA的綜合、布局、布線的過程加以干預(yù)就可以實(shí)現(xiàn)。
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